KR930011352B1 - 가상형 스태틱 반도체 기억장치 - Google Patents

가상형 스태틱 반도체 기억장치 Download PDF

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KR930011352B1
KR930011352B1 KR1019880014569A KR880014569A KR930011352B1 KR 930011352 B1 KR930011352 B1 KR 930011352B1 KR 1019880014569 A KR1019880014569 A KR 1019880014569A KR 880014569 A KR880014569 A KR 880014569A KR 930011352 B1 KR930011352 B1 KR 930011352B1
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미츠오 이소베
히사시 우에오
다카야스 사쿠라이
가즈히로 사와다
가즈다카 노가미
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

가상형 스태릭 반도체 기억장치
제1도는 본 발명에 따른 가상형 스태틱 반도체 기억장치의 전체적인 구성을 나타낸 블록도.
제2도는 상기 실시예장치의 동작을 나타낸 타이밍챠트.
제3도는 상기 실시예장치중 일부회로의 구체적인 구성의 일예를 나타낸 회로도.
제4도는 본 발명의 응용예에 따른 CPU시스템의 구성을 나타낸 블록도.
제5도는 다이나믹형 메모리셀의 회로도.
제6도는 가상형 스태틱 RAM의 종래의 구성을 나타낸 블록도.
제7도 및 제8도는 각각 상기 종래의 RAM의 동작을 나타낸 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 버퍼 12 : 행디코더(row decoder)
13 : 메모리셀 어레이 14 : 센스앰프
15 : 열디코더(column decoder) 16 : 데이터 입출력버퍼
17 : 칩제어회로 18 : 리프레쉬 타이머
19 : 리프레쉬 제어회로 20 : 리프레쉬 어드레스
21 : 어드레스 멀티플렉서 22 : 상태변화 검출회로
23 : 리프레쉬 검출회로 24 : 리프레쉬 검출신호의 출력단자
40 : 메모리 41 : CPU
[산업상의 이용분야]
본 발명은 다이나믹형 메모리셀을 사용하고, 메모리셀의 데이터를 리프레쉬시키는 기능을 갖춘 가상형 스태틱 반도체 기억장치(static semiconductor memory device)에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 데이터의 기록과 독출이 가능한 반도체 기억장치(RAM)은 대용량화가 진행되어, 겨우 1㎟의 1/2 크기의 반도체칩상에 백만개의 데이터를 기억시킬 수 있는 것까지 제조가 가능하게 되고 있다. 여기에서 1개의 데이터를 기억하는 최소단위인 메모리셀로는, 기억된 데이터를 보존하기 위해 리프레쉬동작을 필요로 하는 다이나믹형 메모리셀과 전원을 끊지 않는한 데이터를 계속 보존하는 스태틱형 메모리셀이 있다.
상기 스태틱형 메모리셀을 구성하기 위해서는 6개의 트랜지스터 혹은 4개의 트랜지스터와 2개의 저항이 필요하고, 상기 다이나믹형 메모리셀은 일반적으로 제5도에 도시한 것처럼 1개의 트랜지스터(51)와 데이터를 전하로서 축적하기 위한 1개의 캐패시터(52)로 구성할 수 있다. 제5도에 있어서, 참조부호 53은 메모리 셀을 선택하기 위한 워드선이고, 54는 선택된 메모리셀로부터 독출데이터를 전달하는 비트선이다. 상기한 것처럼 다이나믹형 메모리셀을 이용한 다이나믹 RAM은 그 구성소자가 적기 때문에 대용량화가 용이하다는 잇점을 갖는다.
그런데, 최근에는 다이나믹 RAM에서의 데이터보존에 필요한 리프레쉬동작의 제어를 RAM의 내부에서 모두 행함으로써, RAM을 사용하는 사용자를 리프레쉬동작을 제어하는 번거로움으로부터 해방시켜서 외관상 사용하기 쉬운 스태틱 RAM과 마찬가지로 사용할 수 있도록 한 가상형 스태틱 RAM이 제안되어 있다.
제6도는 이 가상형 스태틱 RAM의 종래의 구성을 나타낸 블록도로서, 이 RAM에는 통상의 다이나믹 RAM이 갖추고 있는 어드레스 버퍼(11)와 행디코더(12), 상기 제5도에 도시된 것처럼 구성된 다이나믹형 메모리셀로 이루어진 메모리셀 어레이(13), 센스앰프(14), 열디코더(15), 데이터 입출력버퍼(16) 및 칩제어회로(17) 외에, 새로이 리프레쉬 타이머(18)와 리프레쉬 제어회로(19), 리프레쉬 어드레스 카운터(20) 및 어드레스 멀티플렉스(21)가 설치되어 있다.
상기 리프레쉬 타이머(18)는 일정주기의 신호를 발생시키고, 리프레쉬 제어회로(19)는 상기 일정주기신호의 주가마다 리프레쉬 제어신호(RFSH)를 활성화시킴과 더불어 카운트업 혹은 카운트다운용의 클록신호(CK)를 발생시키며, 리프레쉬 어드레스 카운터(20)는 리프레쉬 제어회로(19)에서 발생되는 클록신호(CK)를 카운트업 혹은 카운트다운함으로써 리프레쉬용 어드레스를 발생시킨다. 그리고 어드레스 멀티플렉서(21)는 리프레쉬 제어신호(RFSH)가 활성화되어 기간에 리프레쉬 어드레스 카운터(20)로부터의 리프레쉬용 어드레스를 선택해서 행디코더(12)에 공급하고, 활성화되어 있지 않은 기간에는 어드레스 버퍼(11)로부터 통상의 어드레스를 선택해서 행디코더(12)에 공급한다. 또, 상기 리프레쉬 제어신호(RFSH)는 상기 센스앰프(14)에도 공급되고 있는 바, 센스앰프(14)는 이 신호(RFSH)가 활성화되어 있는 기간에 메모리셀 어레이(13)로부터 독출되는 데이터를 증폭해서 다시 메모리셀 어레이(13)에 기록한다.
제7도 및 제8도는 각각 상기 종래의 가상형 스태틱 RAM의 동작을 나타낸 타이밍챠트이다.
제7도의 타이밍챠트에 나타낸 동작은, 리프레쉬 제어회로(19)에 의해 리프레쉬 제어신호(RFSH)가 활성화되지 있지 않은 기간(내부리프레쉬동작이 실행되고 있지 않은 기간)에 외부로부터 어드레스입력 및 칩이 네이블신호(/CE : 여기에서 /CE는 CE의 반전신호를 의미하는 것으로, 이하에서도 임의의 신호의 반전신호를 이와 같이 표기하기로 한다)가 인가되어 RAM이 독출동작을 하는 경우에 관한 것이다. 이 경우, 칩이네이블신호(/CE)가 활성화된 때(즉, 로우레벨인 때)의 어드레스입력은 어드레스 버퍼(11)로부터 열디코더(15) 및 어드레스 멀티플렉서(21)에 입력된다. 이 경우에는 리프레쉬 제어신호(RFSH)가 활성화되어 있지 않으므로(즉, 로우레벨이므로), 어드레스 멀티플렉서(21)는 어드레스 버퍼(11)의 출력을 행디코더(12)에 출력한다. 행디코더(12)는 메모리셀 어레이(13)중에서 어드레스입력에 대응하는 번지의 통상억세스용 워드선(wored line)을 선택한다. 워드선이 선택되면, 그 워드선에 접속되어 있는 메모리셀의 데이터가 센스앰프(14)로 인도되어 거기에서 데이터신호가 증폭된다. 이 증폭된 메모리셀의 데이터중 열디코더(5)에서 선택된 것만이 데이터 입출력버퍼(16)를 매개해서 출력데이터로서 외부로 출력된다. 이와 같이 해서, 외부로부터 입력되는 어드레스입력에 대한 데이터의 독출이 이루어지게 된다.
이 데이터독출이 완료된 후, 내부의 리프레쉬 제어회로(19)에 의해 리프레쉬 제어신호(RFSH)가 활성화되면(즉, 하이레벨로 되면), 어드레스 멀티플렉서(21)는 리프레쉬 어드레스 카운터(20)에서 발생된 리프레쉬용 어드레스를 행디코더(12)에 출력한다. 그러면 행디코더(12)는 메모리셀 어레이(13)중에서 리프레쉬용 어드레스에 대응하는 번지의 리프레쉬용 워드선를 선택한다. 그리고, 이 워드선에 접속되어 있는 메모리셀의 데이터가 센스앰프(14)로 인도되어 증폭됨으로써, 리프레쉬동작이 실행된다. 즉, 센스앰프(14)에 의해 데이터신호가 증폭되고, 증폭된 데이터가 다시 본래의 메모리셀에 기록된다. 리프레쉬동작이 완료된 후에는 리프레쉬 제어신호(RFSH)가 비활성 상태로 되고, 다음의 통상억세스를 접수하는 상태로 된다. 상기한 리프레쉬동작시에 센스앰프(14)가 증폭한 데이터는 RAM의 외부로 출력할 필요가 없으므로, 데이터 입출력 버퍼(16)는 리프레쉬동작전의 통상억세스시의 데이터를 계속 출력하게 된다.
제8도의 타이밍챠트에 나타낸 동작은, 어드레스입력 및 칩이네이블신호(/CE)에 기초해서 통상억세스동작을 실행할 때에 이미 리프레쉬 제어신호(RFSH)가 활성화되어 있는 경우에 관한 것이다. 통상억세스를 실행하기 전에 리프레쉬 제어신호(RFSH)가 활성화되어 리프레쉬동작이 실행되고 있는 경우, 리프레쉬동작을 도중에서 정지시키고 통상억세스동작을 실행하면 리프레쉬동작이 중도에 끝나게 되므로 메모리셀의 데이터가 원래의 것과는 다르게 되어 버려 RAM의 오동작이 발생하게 된다. 그래서 이러한 경우에는 리프레쉬 제어신호(RFSH)가 활성화되었다면 리프레쉬동작을 최후까지 실행하고, 리프레쉬동작이 완료되고 나서 리프레쉬용 워드선 대신에 어드레스입력이 가리키는 번지의 통상억세스용 워드선을 선택한 후 통상의 독출동작을 실행하도록 하고 있다. 이상의 설명에서는 편의상 워드선으로서 통상억세스용 워드선과 리프레쉬용 워드선이 선택된다고 하였는데, 이들은 서로 다른 종류의 것이 아니라 모두 동일한 워드선이다.
이와 같이 종래의 RAM에 있어서는, 통상의 억세스전에 리프레쉬동작을 실행하고 있는 경우에는 그 리프레쉬동작이 완료될 때까지 통상의 억세스를 기다리지 않으면 안되므로, 그때의 리프레쉬동작분만큼 통상의 억세스타임이 늦어지게 된다. 예컨대 제7도와 같이 리프레쉬동작이 없을 때에 통상의 억세스를 실행하는 경우의 억세스타임이 100나노초라고 가정한 경우에 대해, 제8도와 같이 리프레쉬동작이 실행되고 있을 때에 통상의 억세스를 실행한 경우, 리프레쉬동작에 50나노초의 시간이 필요하다고 하면, 이 경우의 억세스타임은 최대 150나노초로 된다. 일반적으로 다이나믹형 메모리셀을 사용한 경우의 리프레쉬 타이머의 주기는 100마이크로초 정도로 적당하기 때문에, 제8도에 나타낸 것과 같은 타이밍으로 될 가능성은 50나노초/100마이크로초=1/2000의 확률로 된다. 그렇지만, 이러한 RAM을 사용한 시스템의 속도는 RAM이 갖는 최악의 150나노초로 설정하지 않으면 안된다. 즉, 2000회중에서 1999회는 빠른 100나노초의 억세스타임으로 동작하지만, 2000회중 1회 늦은 150나노초의 억세스타임으로 동작하기 때문에, 모든 억세스타임을 150나노초로 하여 시스템을 설계하지 않으면 안된다.
상기한 것처럼 종래의 가상형 스태틱 반도체 기억장치에서는, 확률적으로 적은 동작시의 긴 억세스타임에 의해 시스템전체의 속도가 결정된다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 사정을 고려해서 발명된 것으로, 그것을 사용하는 시스템전체의 속도향상을 도모할 수 있는 가상형 스태틱 반도체 기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 가상형 스태틱 반도체 기억장치는, 리프레쉬 제어회로에 의해 리프레쉬동작이 실행되고 있다는 것을 검출해서 검출신호를 발생시키는 리프레쉬 검출회로와, 이 리프레쉬 검출회로에서 발생된 검출신호를 외부로 출력하는 단자를 구비하여 구성되어 있다.
[작용]
상기한 구성으로 된 본 발명의 가상형 스태틱 반도체 기억장치에서는, 내부에서 리프레쉬동작이 실행되고 있을 때에 외부로부터 억세스된 경우, 리프레쉬동작을 실행하고 있다는 것을 외부에 알려준다. 이에 따라, 이 기억장치를 사용하고 있는 시스템에서는, 이때만 억세스타임이 늦어져도 좋도록 하고, 이 이외에서는 그속으로 기억장치를 억세스하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명에 따른 가상형 스태틱 반도체 기억장치(가상형 스태틱 RAM)의 전체적인 구성을 나타낸 블록도로서, 이 RAM에는 상기 제6도에 도시된 종래의 가상형 스태틱 RAM이 갖추고 있는 어드레스 버퍼(11)와 행디코더(12), 상기 제5도에 도시된 것처럼 구성된 다이나믹형 메모리셀로 이루어진 메모리셀어레이(13), 센스앰프(14), 열디코더(15), 데이터 입출력버퍼(16), 칩제어회로(17), 리프레쉬 타이머(18), 리프레쉬 제어회로(19), 리프레쉬 어드레스 카운터(20) 및 어드레스 멀티플렉서(21) 외에, 새로이 상태변화검출회로(22)와 리프레쉬 검출회로(23) 및 리프레쉬 검출신호의 출력단자(24)가 설치되어 있다.
상기 상태변화 검출회로(22)는 칩제어회로(17)에서 발생되며 외부 칩이네이블신호(/CE)와 동위상인 내부 칩이네이블신호(/CE*)의 상태변화를 검출해서 그 신호(/CE*)가 하이레벨로부터 로우레벨로 변화한 후에 신호(/CE**)를 활성화시킨다. 이 신호(/CE**)의 활성기간은 통상의 데이터 독출동작시의 억세스타임과 동등하거나 혹은 약간 짧은 기간으로 설정되어 있고, 이 신호(/CE**)는 리프레쉬 검출회로(23)에 입력된다. 또, 이 리프레쉬 검출회로(23)에는 상기 리프레쉬 제어신호(RFSH)가 입력되고 있는 바, 리프레쉬 검출회로(23)는 리프레쉬 제어신호(RFSH)가 활성화되어 있고, 또 신호(/CE**)가 활성화되어 있는 기간에만 리프레쉬 검출신호를 발생시킨다. 그리고, 이 리프레쉬 검출신호는 단자(24)를 매개해서 RAM의 외부로 출력된다.
다음에는 상기와 같이 구성된 RAM의 동작을 제2도의 타이밍챠트를 참조해서 설명한다. 이 제2도에 나타낸 동작은, 상기 제8도의 경우와 마찬가지로 어드레스입력 및 칩이네이블신호(/CE)에 기초해서 통상의 억세스동작을 실행할 때에 이미 리프레쉬 제어신호(RFSH)가 활성화되어 있는 경우에 관한 것이다.
통상억세스를 실행하기 전에 리프레쉬 제어신호(RFSH)가 활성화되어 리프레쉬동작이 실행되고 있는 도중에서 칩이네이블신호(/CE)가 활성화되더라도, 이미 실행되고 있던 리프레쉬동작은 그대로 최후까지 실행된다. 한편, 신호(/CE)가 활성화되고 내부 칩이네이블신호(/CE*)가 활성화된 후, 이것이 상태변화 검출회로(22)에서 검출되어 신호(/CE**)가 활성화된다. 이때, 리프레쉬 제어신호(RFSH)는 활성화되어 있고 리프레쉬동작이 실행되고 있으므로, 리프레쉬 검출회로(23)는 이것을 검출해서 리프레쉬 검출신호를 활성화시키게 된다. 그리고, 이 리프레쉬 검출신호는 단자(24)를 매개해서 외부장치로 입력된다. 외부장치는 상기 리프레쉬 검출신호가 활성화됨으로써 RAM이 리프레쉬동작을 하고 있다는 것을 확인할 수 있게 되는 바, 이 경우에 외부장치는 RAM으로부터의 데이터독출을 늦추게 된다.
RAM에서의 리프레쉬작이 완료되어 리프레쉬 제어신호(RFSH)가 비활성화되면, 리프레쉬 검출회로(23)는 리프레쉬 검출신호를 비활성화시킨다. 그후에는, 종래와 마찬가지로 통상의 독출동작이 개시되어 독출데이터가 데이터 입출력버퍼(16)를 매개해서 외부장치로 입력된다.
또, 칩이네이블신호(/CE)가 비활성 상태인 때에 리프레쉬동작이 개시된 경우에는 리프레쉬 검출신호를 외부로 출력할 필요가 없게 되는데, 이때는 상태변화 검출회로(22)로부터의 신호 (/CE**)가 활성화되어 있지 않으므로, 리프레쉬 검출신호도 활성화되지 않게 된다.
더욱이, 상기 제7도의 타이밍챠트에 나타낸 것처럼 통상의 억세스후에 리프레쉬동작이 개시된 경우에도 리프레쉬 검출신호를 외부로 출력할 필요가 없게 된다. 이러한 경우, 상태변화 검출회로(22)로부터 출력되는 신호(/CE**)의 활성기간이 통상의 데이터 독출동작시의 억세스타임과 동등하거나 혹은 약간 짧은 기간으로 설정되어 있으므로, 칩이네이블신호(/CE)가 활성화되고, 그후 통상억세스용 워드선이 선택되어 있는 기간이 종료되기 전에 신호(/CE**)의 활성기간이 종료된다. 따라서, 리프레쉬 검출회로(23)에서는 리프레쉬 검출신호가 활성화되지 않게 된다.
이상에서 설명한 실시예의 RAM에서는, 통상억세스전에 리프레쉬동작이 실행되고 있는 경우에만 리프레쉬동작이 실행되고 있다는 것을 나타내는 리프레쉬 검출신호를 외부로 출력하도록 되어 있으므로, 그 RAM을 사용하고 있는 시스템에서는 상기 리프레쉬 검출신호가 활성화되어 있는가 아닌가를 판단해서, 활성화되어 있을 때에만 시스템의 속도를 늦추고, 비활성 상태일 때에는 시스템을 고속으로 동작시킬 수 있게 된다. 이와 같이 하면, 종래의 RAM에서는 2000회에 1회의 확률로 밖에 발생하지 않는 동작시의 긴 억세스타임 때문에 모든 동작속도를 늦출 필요가 있었지만, 상기 실시예의 RAM에서는 2000회중에서 1회밖에 발생하지 않는 상기 경우(즉, 통상의 억세스동작전에 리프레쉬동작이 실행되고 있을 때)에만 억세스타임이 늦어지고 그 이외의 1999회는 시스템을 고속으로 동작시킬 수 있게 된다.
제3도는 상기 실시예에서의 리프레쉬 검출회로(23)의 구체적인 구성예를 나타낸 회로도로서, 이 회로는 상기 리프레쉬 제어신호(RFSH)를 반전시키는 인버터(31)와, 이 인버터(31)의 출력과 상기 신호(/CE**)가 입력되는 노아게이트회로(32)로 구성되어 있고, 리프레쉬 검출신호는 상기 노아게이트회로(32)로부터 출력된다.
또, 상기 실시예의 RAM에 있어서 리프레쉬 타이머(18)는 예컨대 홀수개의 인버터를 사용하여 페루우프로 이루어지는 링발진회로로 실현가능하고, 또 리프레쉬 제어회로(19)는 리프레쉬 타이머(18)의 출력의 상승 혹은 하강을 검출하는 천이검출기(transition detector)에 의해 실현가능하며, 더욱이 리프레쉬 어드레스 카운터(20)는 복수개의 트리거형 플립플롭을 종속접속시킴으로써 실현가능하다. 또한 내부 칩이네이블신호(/CE*)의 상태변화를 검출해서 그 신호(/CE**)가 하이레벨로부터 로우레벨로 변화한 후에 신호(/CE**)를 활성화시키는 상태변화 검출회로(22)도 상기 천이검출기에 의해 실현가능하다.
제4도는 본 발명의 RAM을 사용한 응용예를 따른 CPU시스템의 구성을 나타낸 블록도이다. 도면에서 참조부호 40은 본 발명에 따른 가상형 스태틱 RAM이 복수개 설치되어 있는 메모리를 나타내는 것으로서, 이 메모리(40)로부터는 상기 리프레쉬 검출신호가 비지신호(BUSY)로서 출력된다. 또한 참조부호 41은 상기 메모리(40)를 억세스하는 CPU를 나타낸다. 그리고, 상기 양자(40,41)는 어드레스버스(42), 쌍방향 데이터버스(43), 칩이네이블신호(/CE)와 기록제어신호(/WR), 독출제어신호(/RD), 출력이네이블신호(/OE)등의 각종 제어신호를 전달하는 제어신호버스(44)에 의해 결합되어 있고, 메모리(40)로부터의 비지신호(BUSY)는 비지신호선(45)을 매개해서 CPU(41)의 웨이트단자(WAIT)에 입력되고 있다.
이와 같은 구성에 있어서는, CPU(41)가 메모리(40)를 억세스하기 위해 칩이네이블신호(/CE)를 활성화시키게 되는데, 이 경우에는 메모리(40)내에 복수개의 RAM이 설치되어 있으므로, CPU(41)는 메모리(40)내의 억세스해야 할 RAM에 대응하는 칩이네이블신호(/CE)만을 선택적으로 활성화시키게 된다. 이 칩이네블신호(/CE)가 입력된 RAM은, 이미 리프레쉬동작이 개시되어 있고 그 동작이 아직 완료되지 않았다면 비지신호(BUSY)를 출력하게 된다. 이 비지신호(BUSY)가 비지신호선(45)을 매개해서 CPU(41)의 웨이트 단자(WAIT)에 입력됨으로써, CPU(41)는 데이터의 독출을 늦추게 된다. 그리고, 비지신호(BUSY)가 입력되지 않게 되고 나서 쌍방향 데이터 버스(43)를 매개해서 메모리(40)로부터 데이터를 독출하게 된다. 이와 같은 상황이 일어날 확률은 예컨대 상기한 것처럼 2000회중 1회이고, 그 이외의 1999회에서는 CPU(40)가 칩이네이블신호(/CE)를 출력한 때에 비지신호(BUSY)가 입력되지 않으므로, RAM이 갖춘 최소의 억세스타임으로 데이터를 억세스할 수 있게 된다.
또한, 본 발명은 상기 실시예에만 한정되지 않고, 여러 가지로 변형하여 실시할 수가 있다. 예컨대 상기 실시예에서는 RAM에 리프레쉬 타이머를 설치하고 이 타이머의 주기마다 메모리셀 어레이의 리프레쉬동작을 실행하는 경우에 대해 설명하였지만, 이는 메모리셀의 캐패시터에서의 데이터누설(data leak)상태를 검출하고 이 검출결과에 기초애서 리프레쉬동작을 개시키도록 구성해도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 그것을 사용하는 시스템전체의 속도향상을 도모할 수 있는 가상형 스태틱 반도체 기억장치를 제공할 수 있게 된다.

Claims (3)

  1. 다이나믹형 메모리셀을 갖추고서 그 메모리셀에 기억된 데이터를 보존하기 위해 필요한 리프레쉬동작을 리프레쉬 제어회로(19)의 제어에 기초해서 실행하도록 되어 있는 가상형 스태틱 반도체 기억장치에 있어서, 상기 리프레쉬 제어회로(19)에 의해 리프레쉬동작이 실행되고 있다는 것을 검출해서 검출신호를 발생시키는 리프레쉬 검출회로(23)와, 이 리프레쉬 검출회로(23)에서 발생된 검출신호를 외부로 출력하는 단자(24)를 구비하여 구성된 것을 특징으로 하는 가상형 스태틱 반도체 기억장치.
  2. 제1항에 있어서, 상기 리프레쉬 검출회로(23)에는 칩이네이블신호(/CE)에 따른 내부신호(/CE**)가 입력되고, 이 내부신호(/CE**)가 활성화되어 있는 기간에만 상기 검출신호가 발생되도록 구성된 것을 특징으로 하는 가상형 스태틱 반도체 기억장치.
  3. 제2항에 있어서, 상기 내부신호(/CE**)는 상기 칩이네이블신호(/CE)가 활성화된 후에 활성화되고, 그 활성화되어 있는 기간이 통상의 억세스타임과 동등하거나 혹은 약간 짧게 되어 있는 것을 특징으로 하는 가상형 스태틱 반도체 기억장치.
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