JPS615495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS615495A JPS615495A JP59111894A JP11189484A JPS615495A JP S615495 A JPS615495 A JP S615495A JP 59111894 A JP59111894 A JP 59111894A JP 11189484 A JP11189484 A JP 11189484A JP S615495 A JPS615495 A JP S615495A
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- refresh
- circuit
- memory cell
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、特にリフ
レッシュを必要とするダイナミックＲＡＭに係わる。
レッシュを必要とするダイナミックＲＡＭに係わる。
従来、ダイナミックＲＡＭは、例えば第４図に示すよう
に構成されている、図において、ＭＣＩ、ＭＣ２，、・
・・はメモリセルで、これらメモリセルＭＣ７，Ｍ（、
？、・・・け、１つのキャパシタＣ８と１つのトランス
フアゲ−） （ＭＯＳＦＥＴ）Ｑとによって構成寧れて
お夛、上記キャパシタＣｓに電荷が蓄積されているか否
かによって情報″１“、“０“を記憶するものであるｒ
、ＷＬｉ、Ｗｌ、Ｉｔ、：・・は、上記トランスファゲ
ートＱｔ’Ｑ−・・・を選択的に導通制御して所定のメ
モリセル列ＭＣｉ （ｉ＝１ ｅ ２＊・・・）を選択
するワード線で、このワード線ＷＬ Ｊ 、 ＷＬＩ、
・・・とビット線「τｊ ＋ ＢＬｊ （Ｊ＝１ｔ’ｓ
・・・）とによ゛つて所定のメモリセルＭＣ１ｊ が
選択される。１１は、上記・選択されたメモリセルＭＣ
１ｊ からビット線Ｙ丁］、 Ｂ Ｌ ｊに読み出され
た情報を増幅するためのセンスアンプで、このセンスア
ンプ１１はセンスアングイネーブ・ ル信号ＳＥによっ
て制御される。ＤＣｌ、ＤＣ２はダミーセル、ＤＷＬ
１ 、ＤＷＬ２は上記ダミーセルＤＣ１，Ｄ（、’を選
択するためのワード線で、ビット線ＢＬＪ側に接続され
たメそリセルから情報を読み出す場合はダミーセルＤＣ
Ｉが、ビット線Ｗ丁］側に接続されたメモリセルから情
報を読み出す場合にはダミーセルＤＣ２がそれぞれ選択
されるようになっている０なお、上記ダミーセルＤＣＪ
、ＤＣＩを構成するキャパシタＣ５Ｄ１．Ｃ５Ｄ２の容
量はそれぞれ、各メモリセルＭ、Ｃ７，ＭＣ’、・・・
を構成するキャパシタＣ８の容量の１／２に設定される
。ＣＢ、ＣＢは上記ヒラ）［Ｂ Ｌ ｊ 、 Ｂ Ｌ
ｊ ｃＤ’ＪＦ生容１ＱＪｔ（ｌは図示しないカラムデ
コーダの出力ＣＤＪによって導通制御宮れ、上記センス
アンプ１〕によって増幅されたビット線■Ｔ］、ＢＬｊ
の電位をデータ線ＤＬ、ＤＬを介して出力回路１２に供
給するための転送用ＭＯ８Ｆ、ＥＴである。そして、出
力回路１２から読み出し出力Ｄｏｕｔを得るＣ ところで、メモリセルＭＣＩ。ＭＣ２，・・・に蓄積さ
れた電荷は、リーク電流等によって時間とともに減少す
る。このため、蓄積された電荷が完全に消失する前に情
報を読み出し、この読み出した情報と同じ情報を再嘴き
込みしてもう一度電荷を蓄積し直す動作、いわゆるリフ
レッシュが必要となる。このリフレッシュは一般のダイ
ナミックＲＡＭでは必ず必要でアヤ、例えば２５６にビ
ットのダイナミックＲＡＭでは、４ｒｌＬＳ毎にあらゆ
るメモリーセルをリフレッシュするという制限となる０
すなわち、第５図に示すように一定時間毎にリフレッシ
ュ動作Ｒｆが必要であり、この期間は通常動作Ｎａが行
なえない。これは例えばメモリセルＭＣ１＞リフレッシ
ュしている間は、ビット線「τｊ＊ＢＬｊの電位が上記
メモリセルＭＣＩの記憶情報に対応しているためで、こ
の期間には同一のビット線ＢＬｊ、’ＢＬｊに接続され
た他のメモリセルＭＣ２，ＭＣＪ、・・・から情報を読
み出すことが不可能である。従って、リフレッシュを行
なっている期間にＲＡＭをアクセスしようとしても、リ
フレッシュを行なっているメモリセルがｗｌｉｉｆｔさ
れたビット線上のメモリセルは使えないので、この間は
ＲＡＭへのアクセスを待たなければならず、尋価的にア
クセス時間が長くなることになり、高速化が困難である
。
に構成されている、図において、ＭＣＩ、ＭＣ２，、・
・・はメモリセルで、これらメモリセルＭＣ７，Ｍ（、
？、・・・け、１つのキャパシタＣ８と１つのトランス
フアゲ−） （ＭＯＳＦＥＴ）Ｑとによって構成寧れて
お夛、上記キャパシタＣｓに電荷が蓄積されているか否
かによって情報″１“、“０“を記憶するものであるｒ
、ＷＬｉ、Ｗｌ、Ｉｔ、：・・は、上記トランスファゲ
ートＱｔ’Ｑ−・・・を選択的に導通制御して所定のメ
モリセル列ＭＣｉ （ｉ＝１ ｅ ２＊・・・）を選択
するワード線で、このワード線ＷＬ Ｊ 、 ＷＬＩ、
・・・とビット線「τｊ ＋ ＢＬｊ （Ｊ＝１ｔ’ｓ
・・・）とによ゛つて所定のメモリセルＭＣ１ｊ が
選択される。１１は、上記・選択されたメモリセルＭＣ
１ｊ からビット線Ｙ丁］、 Ｂ Ｌ ｊに読み出され
た情報を増幅するためのセンスアンプで、このセンスア
ンプ１１はセンスアングイネーブ・ ル信号ＳＥによっ
て制御される。ＤＣｌ、ＤＣ２はダミーセル、ＤＷＬ
１ 、ＤＷＬ２は上記ダミーセルＤＣ１，Ｄ（、’を選
択するためのワード線で、ビット線ＢＬＪ側に接続され
たメそリセルから情報を読み出す場合はダミーセルＤＣ
Ｉが、ビット線Ｗ丁］側に接続されたメモリセルから情
報を読み出す場合にはダミーセルＤＣ２がそれぞれ選択
されるようになっている０なお、上記ダミーセルＤＣＪ
、ＤＣＩを構成するキャパシタＣ５Ｄ１．Ｃ５Ｄ２の容
量はそれぞれ、各メモリセルＭ、Ｃ７，ＭＣ’、・・・
を構成するキャパシタＣ８の容量の１／２に設定される
。ＣＢ、ＣＢは上記ヒラ）［Ｂ Ｌ ｊ 、 Ｂ Ｌ
ｊ ｃＤ’ＪＦ生容１ＱＪｔ（ｌは図示しないカラムデ
コーダの出力ＣＤＪによって導通制御宮れ、上記センス
アンプ１〕によって増幅されたビット線■Ｔ］、ＢＬｊ
の電位をデータ線ＤＬ、ＤＬを介して出力回路１２に供
給するための転送用ＭＯ８Ｆ、ＥＴである。そして、出
力回路１２から読み出し出力Ｄｏｕｔを得るＣ ところで、メモリセルＭＣＩ。ＭＣ２，・・・に蓄積さ
れた電荷は、リーク電流等によって時間とともに減少す
る。このため、蓄積された電荷が完全に消失する前に情
報を読み出し、この読み出した情報と同じ情報を再嘴き
込みしてもう一度電荷を蓄積し直す動作、いわゆるリフ
レッシュが必要となる。このリフレッシュは一般のダイ
ナミックＲＡＭでは必ず必要でアヤ、例えば２５６にビ
ットのダイナミックＲＡＭでは、４ｒｌＬＳ毎にあらゆ
るメモリーセルをリフレッシュするという制限となる０
すなわち、第５図に示すように一定時間毎にリフレッシ
ュ動作Ｒｆが必要であり、この期間は通常動作Ｎａが行
なえない。これは例えばメモリセルＭＣ１＞リフレッシ
ュしている間は、ビット線「τｊ＊ＢＬｊの電位が上記
メモリセルＭＣＩの記憶情報に対応しているためで、こ
の期間には同一のビット線ＢＬｊ、’ＢＬｊに接続され
た他のメモリセルＭＣ２，ＭＣＪ、・・・から情報を読
み出すことが不可能である。従って、リフレッシュを行
なっている期間にＲＡＭをアクセスしようとしても、リ
フレッシュを行なっているメモリセルがｗｌｉｉｆｔさ
れたビット線上のメモリセルは使えないので、この間は
ＲＡＭへのアクセスを待たなければならず、尋価的にア
クセス時間が長くなることになり、高速化が困難である
。
上述したリフレッシュ動作および通常動作について第６
図のタイミングチャートを参照しつつ説明する。時刻ｔ
ｏにおいてアドレス信号Ａｄｄ が変化するかあるいは
チップイネーブル信号が入力されると、動作の１サイク
ルが始まる◇時刻ｔノにおいて、ワード線Ｗ Ｌ １
、 ＷＬＩ、・・・の内いずれか１つ（ここではＷＬＩ
を例に取って説明する）が図示しないローデコーダの
。
図のタイミングチャートを参照しつつ説明する。時刻ｔ
ｏにおいてアドレス信号Ａｄｄ が変化するかあるいは
チップイネーブル信号が入力されると、動作の１サイク
ルが始まる◇時刻ｔノにおいて、ワード線Ｗ Ｌ １
、 ＷＬＩ、・・・の内いずれか１つ（ここではＷＬＩ
を例に取って説明する）が図示しないローデコーダの
。
出力により選択される（“Ｈ“レベルとなる）と、メモ
リセルＭ Ｃ，１が選択され、このメモリセルＭＣＩに
接続されたビット線ＢＬｊに記憶情報が読み出される。
リセルＭ Ｃ，１が選択され、このメモリセルＭＣＩに
接続されたビット線ＢＬｊに記憶情報が読み出される。
この時、ワード線ＤＷＬ １が”■“レベルとなり、ビ
ット線「Ｔ］にはダミーセルＤＣＩからの基準となる信
号が読み出されるにれによって、ビット線ｍ 、 Ｂ
Ｌ ｊの電位が変化し始める。上記ビット線ｍ。
ット線「Ｔ］にはダミーセルＤＣＩからの基準となる信
号が読み出されるにれによって、ビット線ｍ 、 Ｂ
Ｌ ｊの電位が変化し始める。上記ビット線ｍ。
ＢＬｊの電位は、センスアングイネーブル信号ＳＥのゝ
′Ｈ“レベル（時刻ｔ２）によって、いずれか一方が′
Ｈ“レベル、他方が“Ｌ“レベルとなる。この時、ワー
ド線ＷＬＩは“Ｈ〃レベルであるので、メモリセルＭＣ
Ｉのリフレッシュが行なわれる。
′Ｈ“レベル（時刻ｔ２）によって、いずれか一方が′
Ｈ“レベル、他方が“Ｌ“レベルとなる。この時、ワー
ド線ＷＬＩは“Ｈ〃レベルであるので、メモリセルＭＣ
Ｉのリフレッシュが行なわれる。
一方、通常の読み出し動作時は、上述したようにセンス
アンプ１１によってビット線ｒτ］ＩＢＬｊｄＥ″Ｌ“
あるいは” Ｈ“レベルニ設定された状態で、との行が
カラムデコーダによって選択されると、ＭＯ８ＦＥＴＱ
Ｊ 、Ｑｚが／ｒン状態となってピッ）線ＢＬｊ、Ｂ
ＬｊＯ１１１がデータ線ＤＬ、ＤＬを介して出方回路１
２に供給される（時刻ｔＳ）。そして、時刻ｔ４に上記
出力回路１２によって波形整形された出方信号Ｖ ｏｕ
ｔが得られる。
アンプ１１によってビット線ｒτ］ＩＢＬｊｄＥ″Ｌ“
あるいは” Ｈ“レベルニ設定された状態で、との行が
カラムデコーダによって選択されると、ＭＯ８ＦＥＴＱ
Ｊ 、Ｑｚが／ｒン状態となってピッ）線ＢＬｊ、Ｂ
ＬｊＯ１１１がデータ線ＤＬ、ＤＬを介して出方回路１
２に供給される（時刻ｔＳ）。そして、時刻ｔ４に上記
出力回路１２によって波形整形された出方信号Ｖ ｏｕ
ｔが得られる。
上述したように１タイナミックＲＡＭ＃−Ｉｔリフレッ
シュがあるため動作速度の高速化が困難であり、このリ
フレッシュはダイナミックＲＡＭのユーザにそのタイミ
ングを見つける等の負−担を常に与えている。
シュがあるため動作速度の高速化が困難であり、このリ
フレッシュはダイナミックＲＡＭのユーザにそのタイミ
ングを見つける等の負−担を常に与えている。
この発ＢＡは上記のような事情に鑑みてなされたもので
、その目的りするとζろは、リフレッシュによる動作遅
延を低減して高速化を図れるとともに、ユーザから見る
とリフレッシュのない半導体記゛恒装置を提供する仁と
である〇〔発明の顧１要〕 すなわち、この発明においては上記の目的を達成するた
めに、通常の読み出しゃｉ／ｉ＃き込みのｌサイクルの
中に時間連列的にリフレッシュを紹み込むようにしたも
ので、入力回路や出力回路による動作遅延時間内にリフ
レッシュを行なうようにしている、 〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１３はメモリセルアレイで、こ
のメモリセルアレイ１３の各メモリセルは、目−デコー
ダ１４によって列方向が選択され、カラムデコーダ１５
によって行方向が選択される。１６は上記メモリセルア
レイ１３から読み出した情報を増幅するためのセンスア
ンプ、１７は入力信号Ｄ Ｉｎ に基づいては一デコ
ーダＩ４およびカラムデコーダ１５によってメモリセル
のアドレスを設定するため １１の入力回路、
１８は上記センスアンプ１６の出 ｉ力を波形
整形して出方信号Ｖ ｏｕｔ を得るための出力回路、
１９はメモリセルをリフレッシュするためのリフレッシ
ュ回路、ＳＷＩ 、 ５Ｗ２１ｄ上記入力回路１７ある
いはリフレッシュ回路１９の出力を上記ローデコーダ１
４に供給するためのスイッチで、このスイッチＳ Ｗ
７ 、８Ｗ２は制御回路２０によってオン／オフ制御さ
れる０次に、上記のような構成において第２図のタイミ
ングチャートを参照しつつ動作を説明する。
、その目的りするとζろは、リフレッシュによる動作遅
延を低減して高速化を図れるとともに、ユーザから見る
とリフレッシュのない半導体記゛恒装置を提供する仁と
である〇〔発明の顧１要〕 すなわち、この発明においては上記の目的を達成するた
めに、通常の読み出しゃｉ／ｉ＃き込みのｌサイクルの
中に時間連列的にリフレッシュを紹み込むようにしたも
ので、入力回路や出力回路による動作遅延時間内にリフ
レッシュを行なうようにしている、 〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図において、１３はメモリセルアレイで、こ
のメモリセルアレイ１３の各メモリセルは、目−デコー
ダ１４によって列方向が選択され、カラムデコーダ１５
によって行方向が選択される。１６は上記メモリセルア
レイ１３から読み出した情報を増幅するためのセンスア
ンプ、１７は入力信号Ｄ Ｉｎ に基づいては一デコ
ーダＩ４およびカラムデコーダ１５によってメモリセル
のアドレスを設定するため １１の入力回路、
１８は上記センスアンプ１６の出 ｉ力を波形
整形して出方信号Ｖ ｏｕｔ を得るための出力回路、
１９はメモリセルをリフレッシュするためのリフレッシ
ュ回路、ＳＷＩ 、 ５Ｗ２１ｄ上記入力回路１７ある
いはリフレッシュ回路１９の出力を上記ローデコーダ１
４に供給するためのスイッチで、このスイッチＳ Ｗ
７ 、８Ｗ２は制御回路２０によってオン／オフ制御さ
れる０次に、上記のような構成において第２図のタイミ
ングチャートを参照しつつ動作を説明する。
時刻ｔｏにおいてアドレス信号Ａ ｄｄ が変化する
かあるいはチップイネーブル信号が入力されると動作の
１サイクルが開始される。この時、制御回路２０の出力
によりスイッチＳＷＪがオン状態、ＳＷ２がオフ状態と
なる。この状態では前記第４図の回路と同じであり、第
４図におけるメモリセルＭＣＪからの情報の読み出し時
、メモリセルＭＣ３にリフレッシュするものとして以下
の動作を説明する。時刻ｔ１において、ワード線ＷＬ７
がローデコーダ１４の出力により選択されて１′Ｈ“レ
ベルと々ると、メモリセルＭＣＩが選択され、ビット線
ＢＬｊに記憶情報が読み出される０この時、ワード線Ｄ
ＷＬ ７がＨ“レベルとなり、ビット線ＢＬｊにはダミ
ーセルＤＣＩからの基準となる信号が読み出される。こ
れによって、ピッド線Ｂ Ｉ、 ｊ、 ＢＬｊ〜の電位
が変化し始める０上記ビツト線ｎｈ３゜ＢＬｊの電位は
、センスアンプイネーブル信号ＳＥのゝＩ（“レベル（
時刻ｔ２）によって増鳥され、いずれか一方が１Ｈ“レ
ベル、他方が１Ｌ“レベルとなり、この電位がデータ線
■、ＤＬに供給される（時刻ｔＪ）ｃまた、上記時“刻
ｔ３にワード線ＷＬＩ、ＤＷＬＩがゝＬ“レベルとなる
。上記データ線ＤＬ、ＤＬに供給さねた電位は、出力回
路１１１に入力され、この出力回路１８によって波形整
形されて所定時間経過した時刻ｔ９に出力信−＠Ｄｏｕ
ｔが出力される。上記時刻ｔ３．ｔ９間は出力回路１８
による遅延時間であり、この期間にメモリセルＭＣ３の
リフレッシュを行なう・すなわち、時刻ｔ５に制御回路
２０の出力によりスイッチＳＷＪをオフ状態、スイッチ
ＳＷ２をオン状態に設定するとともに、リフレッシュ回
路１９の出力によりワード線ＷＬ３を選択する。これに
よって、時刻ｔ４におけるセンスアンプイネーブル信号
５Ｅ（Ｄ“Ｌ“レベルによってプリチャージ状態に設定
されたビット線°「［ゴ、ＢＬｊの電位は、メモリセル
ＭＣ３の記憶情報に応じて変化し始める。また、時刻ｔ
５にはワード線ＤＷＬ２が１Ｈ“レベルとなりダミーセ
ルＤＣ２が選択される。次に、時刻ｔ６にセンスアンプ
イネーブル信号ＳＥが１Ｈ“レベルとなると、上述した
ビット線ＢＬｊ、ＢＬｊの電位変化が増幅されていずれ
か一方が“Ｈ“レベル、他方が、Ｖ″Ｌ“レベルとなる
、これＫよって、メモリセルＭＣ３の記憶情報がリフレ
ッシュされる。そして、時刻ｔ７にワード線ＷＬ ３
、 ＤＷＬ 、？がＬ“レベル、時刻ｔ８にセンスアン
プイネーブル信号ＳＥがＬ“レベルとなる、 従って、メモリセルＭＣＩのアクセス動作と時間並列的
にメモリセルＭＣ３のリフレッシュを実行できる、 上述した１サイクルの動作終了後、制御回路２Ｑの出力
によってスイッチＳＷ１をオン状態、ＳＷ２をオフ状伸
に設定することにより、次のサイクルに入る。
かあるいはチップイネーブル信号が入力されると動作の
１サイクルが開始される。この時、制御回路２０の出力
によりスイッチＳＷＪがオン状態、ＳＷ２がオフ状態と
なる。この状態では前記第４図の回路と同じであり、第
４図におけるメモリセルＭＣＪからの情報の読み出し時
、メモリセルＭＣ３にリフレッシュするものとして以下
の動作を説明する。時刻ｔ１において、ワード線ＷＬ７
がローデコーダ１４の出力により選択されて１′Ｈ“レ
ベルと々ると、メモリセルＭＣＩが選択され、ビット線
ＢＬｊに記憶情報が読み出される０この時、ワード線Ｄ
ＷＬ ７がＨ“レベルとなり、ビット線ＢＬｊにはダミ
ーセルＤＣＩからの基準となる信号が読み出される。こ
れによって、ピッド線Ｂ Ｉ、 ｊ、 ＢＬｊ〜の電位
が変化し始める０上記ビツト線ｎｈ３゜ＢＬｊの電位は
、センスアンプイネーブル信号ＳＥのゝＩ（“レベル（
時刻ｔ２）によって増鳥され、いずれか一方が１Ｈ“レ
ベル、他方が１Ｌ“レベルとなり、この電位がデータ線
■、ＤＬに供給される（時刻ｔＪ）ｃまた、上記時“刻
ｔ３にワード線ＷＬＩ、ＤＷＬＩがゝＬ“レベルとなる
。上記データ線ＤＬ、ＤＬに供給さねた電位は、出力回
路１１１に入力され、この出力回路１８によって波形整
形されて所定時間経過した時刻ｔ９に出力信−＠Ｄｏｕ
ｔが出力される。上記時刻ｔ３．ｔ９間は出力回路１８
による遅延時間であり、この期間にメモリセルＭＣ３の
リフレッシュを行なう・すなわち、時刻ｔ５に制御回路
２０の出力によりスイッチＳＷＪをオフ状態、スイッチ
ＳＷ２をオン状態に設定するとともに、リフレッシュ回
路１９の出力によりワード線ＷＬ３を選択する。これに
よって、時刻ｔ４におけるセンスアンプイネーブル信号
５Ｅ（Ｄ“Ｌ“レベルによってプリチャージ状態に設定
されたビット線°「［ゴ、ＢＬｊの電位は、メモリセル
ＭＣ３の記憶情報に応じて変化し始める。また、時刻ｔ
５にはワード線ＤＷＬ２が１Ｈ“レベルとなりダミーセ
ルＤＣ２が選択される。次に、時刻ｔ６にセンスアンプ
イネーブル信号ＳＥが１Ｈ“レベルとなると、上述した
ビット線ＢＬｊ、ＢＬｊの電位変化が増幅されていずれ
か一方が“Ｈ“レベル、他方が、Ｖ″Ｌ“レベルとなる
、これＫよって、メモリセルＭＣ３の記憶情報がリフレ
ッシュされる。そして、時刻ｔ７にワード線ＷＬ ３
、 ＤＷＬ 、？がＬ“レベル、時刻ｔ８にセンスアン
プイネーブル信号ＳＥがＬ“レベルとなる、 従って、メモリセルＭＣＩのアクセス動作と時間並列的
にメモリセルＭＣ３のリフレッシュを実行できる、 上述した１サイクルの動作終了後、制御回路２Ｑの出力
によってスイッチＳＷ１をオン状態、ＳＷ２をオフ状伸
に設定することにより、次のサイクルに入る。
ところで、上記のような操作が必要なのは、リフレッシ
ュしようとしたメモリセルとビット線を共用しているメ
モリセル全アクセスしようとした場合だけであり、リフ
レッシュはメモリセルのアクセス時間に対してかなり長
い間に１回行なえば良いので、これ以外の場合には従来
と同様な動作が行なわれる。すなわち、メモリセルをリ
フレッシュしようとした時、このメモリセルが接続され
たビット線上のメモリセルがアクセスされていなければ
、≠にリフレッシュだけを行なえば良い、また、す７レ
ツシユは、メモリセルアレイの内部で順番に行なえば良
く、必ずしも外部からアドレスを指定する必要はないの
で、上記リフレッシュ回路１９にカウンタを設けてメモ
リセルアレイ１３の各メモリセルを順次リフレッシュす
れば良い。′上記リフレッシュは、外部に情報を出力す
る必要がなく、アドレスの取シ込みにも時間を消費しな
いので高速である。
ュしようとしたメモリセルとビット線を共用しているメ
モリセル全アクセスしようとした場合だけであり、リフ
レッシュはメモリセルのアクセス時間に対してかなり長
い間に１回行なえば良いので、これ以外の場合には従来
と同様な動作が行なわれる。すなわち、メモリセルをリ
フレッシュしようとした時、このメモリセルが接続され
たビット線上のメモリセルがアクセスされていなければ
、≠にリフレッシュだけを行なえば良い、また、す７レ
ツシユは、メモリセルアレイの内部で順番に行なえば良
く、必ずしも外部からアドレスを指定する必要はないの
で、上記リフレッシュ回路１９にカウンタを設けてメモ
リセルアレイ１３の各メモリセルを順次リフレッシュす
れば良い。′上記リフレッシュは、外部に情報を出力す
る必要がなく、アドレスの取シ込みにも時間を消費しな
いので高速である。
このような構成によれば、リフレッシュを、読み出しあ
るいは鳴き込みサイクル中忙時間並列的に行なうように
したので、このダイナミックＲＡＭを使用するユーザは
リフレッシュのタイミング等を全く気にする必要がなく
、外部から見るとスタティックＲＡＭに見える。その上
、従来のダイナミックＲＡＭとほぼ同様なメモリセル面
積で構成できるので、同一面積では通常のスタティック
ＲＡＭの４倍の容量のものが実現できる〇 なお、上記実施例では、リフレッシュ動作を通常動作の
後に行なうようにしたが、入力回路１７による遅延時間
を利用して通常動作の前に行なっても良い。すなわち、
リフレッシュ動作を始めた時盾でアドレスが変化して通
常動作を行なわなければならない場合には、通常動作の
前にリフレッシュが入ることになるＣまた、ピッ）ＭＹ
ｒ］、ＢＬｊＯｌｌ［ｆＣＢ、ＣＢが大きいと、ビット
線ＢＬｊ、ＢＬｊにメモリセルの情報が読み出されるま
でに時間がかかる（いわゆるビット線遅延が大きい〕た
めリフレッシュが遅くなる。このようにビット線遅延が
大きいと通常動作のアクセス時間内にリフレッシュが終
了せず、メモリアクセスに悪影響が出るため、ビット線
容１ＣＢを小さくするように１第３図に示す如くビット
線を複数に分割設定しても良い。第３図において、ビッ
ト線は縦方向に形成されてお妙、複数のメモリセルブロ
ックＭ／Ｂによって分割設定されているｃＲ／Ｄけロー
デコーダ、Ｃ８Ａけカラムセンスアンプ、２１はアドレ
ヌパツファであり、リフレッシュコントローラ２２によ
って次のリフレッシュのアドレスとタイミングとが決定
される〇上記のような構成において、ビット線ｆ：ｎ等
分すればビット線容量ＣＢ Ｆｉ１／ｎとなり、リフレ
ッシュ動作はほぼｎ倍に高速化される０ま友、ビット線
容量ＣＢの充放電電荷はＣＢ＠ＶＤＤ（ＶＤＤは電源電
圧）であるので、これも１／ｎとなり、従ってリフレッ
シュ電流も１／ｎトなる。
るいは鳴き込みサイクル中忙時間並列的に行なうように
したので、このダイナミックＲＡＭを使用するユーザは
リフレッシュのタイミング等を全く気にする必要がなく
、外部から見るとスタティックＲＡＭに見える。その上
、従来のダイナミックＲＡＭとほぼ同様なメモリセル面
積で構成できるので、同一面積では通常のスタティック
ＲＡＭの４倍の容量のものが実現できる〇 なお、上記実施例では、リフレッシュ動作を通常動作の
後に行なうようにしたが、入力回路１７による遅延時間
を利用して通常動作の前に行なっても良い。すなわち、
リフレッシュ動作を始めた時盾でアドレスが変化して通
常動作を行なわなければならない場合には、通常動作の
前にリフレッシュが入ることになるＣまた、ピッ）ＭＹ
ｒ］、ＢＬｊＯｌｌ［ｆＣＢ、ＣＢが大きいと、ビット
線ＢＬｊ、ＢＬｊにメモリセルの情報が読み出されるま
でに時間がかかる（いわゆるビット線遅延が大きい〕た
めリフレッシュが遅くなる。このようにビット線遅延が
大きいと通常動作のアクセス時間内にリフレッシュが終
了せず、メモリアクセスに悪影響が出るため、ビット線
容１ＣＢを小さくするように１第３図に示す如くビット
線を複数に分割設定しても良い。第３図において、ビッ
ト線は縦方向に形成されてお妙、複数のメモリセルブロ
ックＭ／Ｂによって分割設定されているｃＲ／Ｄけロー
デコーダ、Ｃ８Ａけカラムセンスアンプ、２１はアドレ
ヌパツファであり、リフレッシュコントローラ２２によ
って次のリフレッシュのアドレスとタイミングとが決定
される〇上記のような構成において、ビット線ｆ：ｎ等
分すればビット線容量ＣＢ Ｆｉ１／ｎとなり、リフレ
ッシュ動作はほぼｎ倍に高速化される０ま友、ビット線
容量ＣＢの充放電電荷はＣＢ＠ＶＤＤ（ＶＤＤは電源電
圧）であるので、これも１／ｎとなり、従ってリフレッ
シュ電流も１／ｎトなる。
以上説明したようにこの発明によれば、リフレッシュに
よる動作遅延を低減して高速化を図れるとともに、ユー
ザから見るとリフレッシュのない半導体記憶装置が得ら
れる０
よる動作遅延を低減して高速化を図れるとともに、ユー
ザから見るとリフレッシュのない半導体記憶装置が得ら
れる０
第１図はこの発明の一実施例に係る半導体記憶装置を説
明するためのブロック図、第２図は上記第１図の回路の
動作を説明するためのタイミングチャート、第３図はこ
の発明の他の実施例を説明するための図−第４図は従来
の半導体記憶装置を説明するための回路図、第５図はリ
フレッシュ動作を説明するための図、第６図は上記第４
図の回路の動作を説明するためのタイミングチャートで
ある、 １３・・・メモリセルアレイ、１４・・・ローデコーダ
、１５・・・カラムデコーダ、１６・・・センスアンプ
、１７・・・入力回路、１８・・・出力回路、１９・・
・リフレッシュ回路、２０・・・制御回路、ＳＷｌ。 ＳＷ２・・・スイッチ、ＢＬｊ、ＢＬｊ・・・ビット線
。 出願人代理人 弁理士 鈴 江 武 彦［１ 第２図 ｔｏ ｔｌ ｔ２ｔ３ｔ４ｔ５ ｔ６セｔＢ
ｔｇ第３図 第４図 Ｄｊ 第５図 第６図 手続補正書 昭和５９年７−月６ 日
明するためのブロック図、第２図は上記第１図の回路の
動作を説明するためのタイミングチャート、第３図はこ
の発明の他の実施例を説明するための図−第４図は従来
の半導体記憶装置を説明するための回路図、第５図はリ
フレッシュ動作を説明するための図、第６図は上記第４
図の回路の動作を説明するためのタイミングチャートで
ある、 １３・・・メモリセルアレイ、１４・・・ローデコーダ
、１５・・・カラムデコーダ、１６・・・センスアンプ
、１７・・・入力回路、１８・・・出力回路、１９・・
・リフレッシュ回路、２０・・・制御回路、ＳＷｌ。 ＳＷ２・・・スイッチ、ＢＬｊ、ＢＬｊ・・・ビット線
。 出願人代理人 弁理士 鈴 江 武 彦［１ 第２図 ｔｏ ｔｌ ｔ２ｔ３ｔ４ｔ５ ｔ６セｔＢ
ｔｇ第３図 第４図 Ｄｊ 第５図 第６図 手続補正書 昭和５９年７−月６ 日
Claims (2)
- （１）メモリセルアレイと、このメモリセルアレイの所
定のアドレスを設定するローデコーダおよびカラムデコ
ーダと、上記メモリセルアレイからビット線を介して読
み出される情報を増幅するセンスアンプと、上記ローデ
コーダおよびカラムデコーダにアドレス設定用の入力信
号を供給する入力回路と、上記ローデコーダにリフレッ
シュ信号を供給して上記メモリセルアレイのメモリセル
を順次リフレッシュするリフレッシュ回路と、上記入力
回路およびリフレッシュ回路の出力を選択的に上記ロー
デコーダに供給するスイッチング手段と、このスイッチ
ング手段を制御する制御手段と、上記センスアンプの出
力を波形整形する出力回路とを具備し、上記メモリセル
アレイの１つの読み出しあるいは書き込みサイクル中に
、上記スイッチング手段によつてリフレッシュ回路の出
力を選択することにより、時間並列的にリフレッシュを
行なうように構成したことを特徴とする半導体記憶装置
。 - （２）前記ビット線が複数に分割設定されることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111894A JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
| KR1019850003561A KR850008023A (ko) | 1984-05-31 | 1985-05-23 | 반도체 기억장치 |
| US06/739,171 US4677592A (en) | 1984-05-31 | 1985-05-30 | Dynamic RAM |
| EP85106731A EP0166974B1 (en) | 1984-05-31 | 1985-05-31 | Dynamic ram |
| DE8585106731T DE3584694D1 (de) | 1984-05-31 | 1985-05-31 | Dynamischer direktzugriffspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111894A JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615495A true JPS615495A (ja) | 1986-01-11 |
| JPH041954B2 JPH041954B2 (ja) | 1992-01-14 |
Family
ID=14572801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111894A Granted JPS615495A (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4677592A (ja) |
| EP (1) | EP0166974B1 (ja) |
| JP (1) | JPS615495A (ja) |
| KR (1) | KR850008023A (ja) |
| DE (1) | DE3584694D1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| WO2001082304A1 (fr) * | 2000-04-24 | 2001-11-01 | Nec Corporation | Dispositif de stockage a semi-conducteur |
| US6501675B2 (en) * | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199199A (ja) * | 1984-09-28 | 1986-05-17 | 株式会社東芝 | 音声分析合成装置 |
| JPH0736269B2 (ja) * | 1985-08-30 | 1995-04-19 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS62188096A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| JPS62188095A (ja) * | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPS6356732A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | マイクロコンピユ−タシステム |
| US4870620A (en) * | 1987-01-06 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device with internal refresh |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
| JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
| JPH07107793B2 (ja) * | 1987-11-10 | 1995-11-15 | 株式会社東芝 | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
| US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
| US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
| US5758148A (en) * | 1989-03-10 | 1998-05-26 | Board Of Regents, The University Of Texas System | System and method for searching a data base using a content-searchable memory |
| US5185539A (en) * | 1990-08-31 | 1993-02-09 | Motorola, Inc. | Programmable logic device address buffer/multiplexer/driver |
| JP3155545B2 (ja) * | 1990-09-07 | 2001-04-09 | シャープ株式会社 | メモリのリフレッシュ制御回路 |
| US5247479A (en) * | 1991-05-23 | 1993-09-21 | Intel Corporation | Current sensing amplifier for SRAM |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0180781B1 (ko) * | 1995-12-29 | 1999-04-15 | 김주용 | 비트라인 센스 앰프 구동 회로 |
| US6148034A (en) * | 1996-12-05 | 2000-11-14 | Linden Technology Limited | Apparatus and method for determining video encoding motion compensation vectors |
| JP2002298574A (ja) * | 2001-03-29 | 2002-10-11 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ及びｄｒａｍのリフレッシュ方法 |
| US6504766B1 (en) | 2001-06-29 | 2003-01-07 | International Business Machines Corporation | System and method for early write to memory by injecting small voltage signal |
| US6400629B1 (en) | 2001-06-29 | 2002-06-04 | International Business Machines Corporation | System and method for early write to memory by holding bitline at fixed potential |
| US6473349B1 (en) | 2001-11-29 | 2002-10-29 | Motorola, Inc. | Cascode sense AMP and column select circuit and method of operation |
| US10424358B2 (en) | 2017-06-12 | 2019-09-24 | Sandisk Technologies Llc | Bias control circuit with distributed architecture for memory cells |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113393A (ja) * | 1983-11-24 | 1985-06-19 | Hitachi Ltd | リフレッシュ制御回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2543515A1 (de) * | 1975-09-30 | 1977-04-07 | Licentia Gmbh | Verfahren zum regenerieren der speicherinhalte von speicherzellen in mos-speichern und mos-speicher zur durchfuehrung des verfahrens |
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| US4333167A (en) * | 1979-10-05 | 1982-06-01 | Texas Instruments Incorporated | Dynamic memory with on-chip refresh invisible to CPU |
| US4330852A (en) * | 1979-11-23 | 1982-05-18 | Texas Instruments Incorporated | Semiconductor read/write memory array having serial access |
| JPS5677986A (en) * | 1979-11-29 | 1981-06-26 | Canon Inc | Dynamic memory refresh system |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
-
1984
- 1984-05-31 JP JP59111894A patent/JPS615495A/ja active Granted
-
1985
- 1985-05-23 KR KR1019850003561A patent/KR850008023A/ko not_active Application Discontinuation
- 1985-05-30 US US06/739,171 patent/US4677592A/en not_active Expired - Lifetime
- 1985-05-31 DE DE8585106731T patent/DE3584694D1/de not_active Expired - Lifetime
- 1985-05-31 EP EP85106731A patent/EP0166974B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113393A (ja) * | 1983-11-24 | 1985-06-19 | Hitachi Ltd | リフレッシュ制御回路 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| WO2001082304A1 (fr) * | 2000-04-24 | 2001-11-01 | Nec Corporation | Dispositif de stockage a semi-conducteur |
| US6809989B2 (en) | 2000-04-24 | 2004-10-26 | Nec Electronics Corporation | Semiconductor storage device |
| US6501675B2 (en) * | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166974B1 (en) | 1991-11-21 |
| DE3584694D1 (de) | 1992-01-02 |
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| EP0166974A3 (en) | 1989-04-26 |
| KR850008023A (ko) | 1985-12-11 |
| EP0166974A2 (en) | 1986-01-08 |
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