JPH06176598A - ダイナミック型半導体メモリ回路 - Google Patents
ダイナミック型半導体メモリ回路Info
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- JPH06176598A JPH06176598A JP4326366A JP32636692A JPH06176598A JP H06176598 A JPH06176598 A JP H06176598A JP 4326366 A JP4326366 A JP 4326366A JP 32636692 A JP32636692 A JP 32636692A JP H06176598 A JPH06176598 A JP H06176598A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Abstract
(57)【要約】
【目的】データホールドテストにおけるテスト時間を短
縮する。 【構成】ワード線選択回路１のデコード部１１に、イン
バータＩＶ１１〜ＩＶ１ｎ及び論理ゲートＧ２１〜Ｇ２
ｎから成るワード線の同時選択手段を設ける。この同時
選択手段により、テストモード信号ＴＳＴがアクティブ
レベルのときドライブ部１３１〜１３ｎを同時に活性化
し、ｎ本のワード線を同時に選択レベルとする。
縮する。 【構成】ワード線選択回路１のデコード部１１に、イン
バータＩＶ１１〜ＩＶ１ｎ及び論理ゲートＧ２１〜Ｇ２
ｎから成るワード線の同時選択手段を設ける。この同時
選択手段により、テストモード信号ＴＳＴがアクティブ
レベルのときドライブ部１３１〜１３ｎを同時に活性化
し、ｎ本のワード線を同時に選択レベルとする。
Description
【０００１】
【産業上の利用分野】本発明はダナミック型半導体メモ
リ回路に関し、特に所定のデータホールド特性を有する
多数のメモリセルを配列したダイナミック型半導体メモ
リ回路に関する。
リ回路に関し、特に所定のデータホールド特性を有する
多数のメモリセルを配列したダイナミック型半導体メモ
リ回路に関する。
【０００２】
【従来の技術】ダイナミック型半導体メモリ回路は、そ
のメモリセルの容量素子に蓄えられている電荷量を所定
のレベルに維持するためにリフレッシュを行う必要があ
る。このリフレッシュは、上記容量素子に蓄えられてい
る電荷量と対応したデータを一度読み出して増幅し、こ
れと同じデータの電荷を上記容量素子に供給してデータ
を書き込み直し、データの消失を防止するために行う。
１６Ｍビットのダイナミック型半導体メモリ回路（以下
ＤＲＡＭという）を例にとると、動作保証温度範囲の上
限の７０℃で２ｋリフレッシュの場合、データホールド
時間の規格値は３２ｍ秒、４ｋリフレッシュの場合は６
４ｍ秒である。データホールド特性は接合部のリーク電
流によって決まるため温度依存性が大きく、一般に温度
が１０℃下がるとデータホールド時間は約２倍になる。
そのため、常温でテストを行う場合には温度特性を考慮
にいれて、長時間でのデータホールドテストが必要とな
る。
のメモリセルの容量素子に蓄えられている電荷量を所定
のレベルに維持するためにリフレッシュを行う必要があ
る。このリフレッシュは、上記容量素子に蓄えられてい
る電荷量と対応したデータを一度読み出して増幅し、こ
れと同じデータの電荷を上記容量素子に供給してデータ
を書き込み直し、データの消失を防止するために行う。
１６Ｍビットのダイナミック型半導体メモリ回路（以下
ＤＲＡＭという）を例にとると、動作保証温度範囲の上
限の７０℃で２ｋリフレッシュの場合、データホールド
時間の規格値は３２ｍ秒、４ｋリフレッシュの場合は６
４ｍ秒である。データホールド特性は接合部のリーク電
流によって決まるため温度依存性が大きく、一般に温度
が１０℃下がるとデータホールド時間は約２倍になる。
そのため、常温でテストを行う場合には温度特性を考慮
にいれて、長時間でのデータホールドテストが必要とな
る。
【０００３】このデータホールドテストには、スタティ
ック系とディスターブ系の２種類がある。スタティック
系のデータホールドテストは、全メモリセルにデータを
書き込み、全ての回路動作を停止した状態でデータをホ
ールドし、そのデータを読み出すだけである。これに対
しディスターブ系のデータホールドテストは、注目メモ
リセルにデータを書き込み、データホールドしている間
にこの注目メモリセル以外に接続されているワード線及
びビット線を選択レベル，非選択レベルとすることによ
り注目メモリセルの記憶内容への影響を調べるものであ
る。また、注目メモリセルのデータをディスターブホー
ルドしている間は他のメモリセルのデータはワード線，
ビット線の動作によりリフレッシュしてしまうため、注
目メモリセルを順次切換えて全てのメモリセルのテスト
を行う必要がある。
ック系とディスターブ系の２種類がある。スタティック
系のデータホールドテストは、全メモリセルにデータを
書き込み、全ての回路動作を停止した状態でデータをホ
ールドし、そのデータを読み出すだけである。これに対
しディスターブ系のデータホールドテストは、注目メモ
リセルにデータを書き込み、データホールドしている間
にこの注目メモリセル以外に接続されているワード線及
びビット線を選択レベル，非選択レベルとすることによ
り注目メモリセルの記憶内容への影響を調べるものであ
る。また、注目メモリセルのデータをディスターブホー
ルドしている間は他のメモリセルのデータはワード線，
ビット線の動作によりリフレッシュしてしまうため、注
目メモリセルを順次切換えて全てのメモリセルのテスト
を行う必要がある。
【０００４】スタティック系のデータホールドテストの
場合、全メモリセルにデータを書き込み、データホール
ドを行いそのデータを読み出す動作のため、所要テスト
時間は、データホールド時間と書き込み及び読み出し時
間の合計となるのでデータホールド時間に比例する。現
在の１６ＭビットＤＲＡＭの場合、４ｋリフレッシュ品
のデータホールド時間の規格値は７０℃で６４ｍ秒であ
るため、温度が１０℃下がるとデータホールド時間が約
２倍いなることを考えると、常温（２０℃）では約２秒
のデータホールド時間を保証する必要があり、これに
１．５倍のマージンを考慮すると、３．０秒のデータホ
ールドテストを行う必要がある。従って、３．０秒ホー
ルドするテストの所要時間は、サイクルタイムを２００
ｎ秒として１６Ｍビットのメモリセルにデータを読み書
きするのに２００（ｎ秒）×１６（Ｍビット）＝３．２
（秒）、データの表裏（０，１）両方について行うため
には２回ずつデータの読み書きが必要で合計２．８秒、
従って、合計テスト時間は１８．８秒となる。メモリ容
量が増加するとデータ読み書きの時間は増加するが、デ
ータホールド時間はその規格値を満足するような時間と
するため、メモリ容量が増えたことによるテスト時間の
増加は数秒から数十秒の単位となる。
場合、全メモリセルにデータを書き込み、データホール
ドを行いそのデータを読み出す動作のため、所要テスト
時間は、データホールド時間と書き込み及び読み出し時
間の合計となるのでデータホールド時間に比例する。現
在の１６ＭビットＤＲＡＭの場合、４ｋリフレッシュ品
のデータホールド時間の規格値は７０℃で６４ｍ秒であ
るため、温度が１０℃下がるとデータホールド時間が約
２倍いなることを考えると、常温（２０℃）では約２秒
のデータホールド時間を保証する必要があり、これに
１．５倍のマージンを考慮すると、３．０秒のデータホ
ールドテストを行う必要がある。従って、３．０秒ホー
ルドするテストの所要時間は、サイクルタイムを２００
ｎ秒として１６Ｍビットのメモリセルにデータを読み書
きするのに２００（ｎ秒）×１６（Ｍビット）＝３．２
（秒）、データの表裏（０，１）両方について行うため
には２回ずつデータの読み書きが必要で合計２．８秒、
従って、合計テスト時間は１８．８秒となる。メモリ容
量が増加するとデータ読み書きの時間は増加するが、デ
ータホールド時間はその規格値を満足するような時間と
するため、メモリ容量が増えたことによるテスト時間の
増加は数秒から数十秒の単位となる。
【０００５】ディスターブ系のデータホールドテストの
場合、注目メモリセルのデータをディスターブし、それ
を全メモリセルに対し行うため、所要テスト時間はメモ
リセル容量に比例して増大する。このテストでデータホ
ールド時間が増大する理由を、図６を参照して説明す
る。
場合、注目メモリセルのデータをディスターブし、それ
を全メモリセルに対し行うため、所要テスト時間はメモ
リセル容量に比例して増大する。このテストでデータホ
ールド時間が増大する理由を、図６を参照して説明す
る。
【０００６】図６に示すように、メモリセルアレイ３は
フォールデッドビットライン方式のセル配置を考える。
各ビット線（ＢＬ１１，ＢＬ１２〜ＢＬ３１，ＢＬ３
２）上の互いに隣合うメモリセル（ＭＣ１１〜ＭＣ３
６）には、高レベル及び低レベルのデータが交互に書き
込まれている。また一本のワード線（ＷＬ１〜ＷＬ６）
に接続されているメモリセルには同じレベルのデータが
書き込まれている。この状態を初期状態として、例えば
ワード線ＷＬ３を選択レベルにすると、ワード線ＷＬ３
と例えばビット線ＢＬ２１の下の層には素子分離領域が
存在しその両側のメモリセルに蓄えられているデータは
一方が高レベル、もう一方が低レベルとなっている。こ
の素子分離領域上のワード線ＷＬ３をゲート電極とする
１つのトランジスタは、ワード線ＷＬ３が選択レベルに
なると高レベル側のノードから低レベル側のノードへと
電流を流そうとする。この電流はデータホールド特性を
悪化させる重要な要素であり、この特性はトランジスタ
のゲート酸化膜となる素子分離領域の形状、及び素子分
離領域下の基板の不純物濃度によって決まる。この素子
分離領域上に形成されたトランジスタがオンするスレッ
ショルド電圧をＶｔ２電圧と呼んでいる。また、このト
ランジスタがオンすることによって流れてしまう電流を
Ｖｔ２性リーク電流と呼ぶ。Ｖｔ２電圧が低下するとリ
ーク電流が増大しメモリセルのデータホールド特性に悪
影響を及ぼす。従って、このリーク電流による不良を取
り除くテストが必要となってくる。
フォールデッドビットライン方式のセル配置を考える。
各ビット線（ＢＬ１１，ＢＬ１２〜ＢＬ３１，ＢＬ３
２）上の互いに隣合うメモリセル（ＭＣ１１〜ＭＣ３
６）には、高レベル及び低レベルのデータが交互に書き
込まれている。また一本のワード線（ＷＬ１〜ＷＬ６）
に接続されているメモリセルには同じレベルのデータが
書き込まれている。この状態を初期状態として、例えば
ワード線ＷＬ３を選択レベルにすると、ワード線ＷＬ３
と例えばビット線ＢＬ２１の下の層には素子分離領域が
存在しその両側のメモリセルに蓄えられているデータは
一方が高レベル、もう一方が低レベルとなっている。こ
の素子分離領域上のワード線ＷＬ３をゲート電極とする
１つのトランジスタは、ワード線ＷＬ３が選択レベルに
なると高レベル側のノードから低レベル側のノードへと
電流を流そうとする。この電流はデータホールド特性を
悪化させる重要な要素であり、この特性はトランジスタ
のゲート酸化膜となる素子分離領域の形状、及び素子分
離領域下の基板の不純物濃度によって決まる。この素子
分離領域上に形成されたトランジスタがオンするスレッ
ショルド電圧をＶｔ２電圧と呼んでいる。また、このト
ランジスタがオンすることによって流れてしまう電流を
Ｖｔ２性リーク電流と呼ぶ。Ｖｔ２電圧が低下するとリ
ーク電流が増大しメモリセルのデータホールド特性に悪
影響を及ぼす。従って、このリーク電流による不良を取
り除くテストが必要となってくる。
【０００７】図６に示すように、同一のワード線に接続
されているメモリセルには同一レベルのデータが書き込
まれ、隣合うワード線と接続するメモリセルには、これ
らメモリセル同士間を流れる電流を観測するため逆レベ
ルのデータが書き込まれている。従って、このテストを
行うときのメモリセルアレイ３の書き込みデータパター
ンは、ワード線を平行する縞目模様となる。従来のテス
ト方法では、ワード線を１本ずつ選択レベルにして全て
のワード線を動作させることによってディスターブ系の
テストを行っていた。
されているメモリセルには同一レベルのデータが書き込
まれ、隣合うワード線と接続するメモリセルには、これ
らメモリセル同士間を流れる電流を観測するため逆レベ
ルのデータが書き込まれている。従って、このテストを
行うときのメモリセルアレイ３の書き込みデータパター
ンは、ワード線を平行する縞目模様となる。従来のテス
ト方法では、ワード線を１本ずつ選択レベルにして全て
のワード線を動作させることによってディスターブ系の
テストを行っていた。
【０００８】図７（ａ），（ｂ）にこのときの動作タイ
ミングを示す。動作タイミングは、図７に示すように、
初期パターン書き込み動作，データホールド動作，読み
出し動作の３つに分かれている。初期パターン書き込み
動作、及び読み出し動作は通常のライトサイクル，リー
ドサイクルと同様である。データホールド動作では、ワ
ード線が選択レベルの状態においてＶｔ２性リークが起
こり得る状態となるため、この状態の期間がデータホー
ルド時間となる。また、行アドレス制御信号ＲＡＳが低
レベルのアクティブレベルの期間が、ワード線が選択レ
ベルの状態であるため、行アドレス制御信号ＲＡＳの低
レベルの期間がデータホールド時間とほぼ等しい。ま
た、各サイクル中の行アドレス制御信号ＲＡＳが高レベ
ルの状態の時はワード線も非選択レベルとなっているの
で、ディスターブ系のテストは行われない。そのため、
各サイクルのほとんどの期間、行アドレス制御信号ＲＡ
Ｓを低レベルにしておく必要がある。データホールド期
間中の動作は、１サイクル中ワード線を選択レベルにし
た状態で回路動作をデータホールド時間だけ停止させ、
それをそのテストのデータホールド時間とする方法（図
７（ａ））と、複数のサイクルを同じワード線について
選択レベル，非選択レベルとしてサイクル数×サイクル
タイム＝データホールド時間とする方法（図７（ｂ））
とがある。どのテスト場合にも全てのワード線に対して
ディスターブ系のテストを行うため、テスト時間はデー
タホールド時間×ワード線の本数となる。
ミングを示す。動作タイミングは、図７に示すように、
初期パターン書き込み動作，データホールド動作，読み
出し動作の３つに分かれている。初期パターン書き込み
動作、及び読み出し動作は通常のライトサイクル，リー
ドサイクルと同様である。データホールド動作では、ワ
ード線が選択レベルの状態においてＶｔ２性リークが起
こり得る状態となるため、この状態の期間がデータホー
ルド時間となる。また、行アドレス制御信号ＲＡＳが低
レベルのアクティブレベルの期間が、ワード線が選択レ
ベルの状態であるため、行アドレス制御信号ＲＡＳの低
レベルの期間がデータホールド時間とほぼ等しい。ま
た、各サイクル中の行アドレス制御信号ＲＡＳが高レベ
ルの状態の時はワード線も非選択レベルとなっているの
で、ディスターブ系のテストは行われない。そのため、
各サイクルのほとんどの期間、行アドレス制御信号ＲＡ
Ｓを低レベルにしておく必要がある。データホールド期
間中の動作は、１サイクル中ワード線を選択レベルにし
た状態で回路動作をデータホールド時間だけ停止させ、
それをそのテストのデータホールド時間とする方法（図
７（ａ））と、複数のサイクルを同じワード線について
選択レベル，非選択レベルとしてサイクル数×サイクル
タイム＝データホールド時間とする方法（図７（ｂ））
とがある。どのテスト場合にも全てのワード線に対して
ディスターブ系のテストを行うため、テスト時間はデー
タホールド時間×ワード線の本数となる。
【０００９】実際に１６ＭビットＤＲＡＭの４ｋリフレ
ッシュ品を例にとってテスト時間を見積ってみる。常温
でテストする場合、サイクルタイム２００ｎ秒で３．０
秒のデータホールドを行うとすれば、１回ディスターブ
系のデータホールドを行うたびに全てのメモリセルをリ
フレッシュする必要があるが、１回のテスト時間は２０
０（ｎ秒）×４（ｋサイクル）＋３．０（秒）でほぼ
３．０（秒）であるので、ほとんどがデータホールド時
間である。従って、合計テスト時間は書き込み時間、読
み出し時間（各３．２秒）を考慮して［２００（ｎ秒）
×４（ｋサイクル）＋３．０（秒）］×４（ｋサイク
ル）＋３．２×２＝１２００９．４秒（約３時間２０
分）となり、セル書き込みデータとして“１”，“０”
の両方について行わなければならないので、テスト時間
は合計で２４０１８．８秒（約６時間４０分）となる。
このテスト時間はスタティック系のデータホールドテス
トに比較して膨大な時間である。
ッシュ品を例にとってテスト時間を見積ってみる。常温
でテストする場合、サイクルタイム２００ｎ秒で３．０
秒のデータホールドを行うとすれば、１回ディスターブ
系のデータホールドを行うたびに全てのメモリセルをリ
フレッシュする必要があるが、１回のテスト時間は２０
０（ｎ秒）×４（ｋサイクル）＋３．０（秒）でほぼ
３．０（秒）であるので、ほとんどがデータホールド時
間である。従って、合計テスト時間は書き込み時間、読
み出し時間（各３．２秒）を考慮して［２００（ｎ秒）
×４（ｋサイクル）＋３．０（秒）］×４（ｋサイク
ル）＋３．２×２＝１２００９．４秒（約３時間２０
分）となり、セル書き込みデータとして“１”，“０”
の両方について行わなければならないので、テスト時間
は合計で２４０１８．８秒（約６時間４０分）となる。
このテスト時間はスタティック系のデータホールドテス
トに比較して膨大な時間である。
【００１０】次に、複数のワード線をどの様に選択すれ
ばディスターブ系のテストが実行できるかについて説明
する。メモリセルの配置、及び書き込みデータのレベル
は図６と同様であるとする。図８に１本のビット線に沿
ってチップ表面に対し垂直に切断した断面を示す。
ばディスターブ系のテストが実行できるかについて説明
する。メモリセルの配置、及び書き込みデータのレベル
は図６と同様であるとする。図８に１本のビット線に沿
ってチップ表面に対し垂直に切断した断面を示す。
【００１１】ＷＬ１〜ＷＬ６はワード線、Ｃ１〜Ｃ４は
メモリセルの容量素子である。図６と同様に各ビット線
上の隣合うセルには高レベル，低レベルのデータが交互
に書き込まれている。また一本のワード線に接続されて
いるメモリセルにはすべて同じレベルのデータが書き込
まれ、ワード線１本おきに同一レベルのデータが書き込
まれている。４本おきのワード線（ここではＷＬ２，Ｗ
Ｌ６）を高レベルにすることで一対のビット線の内のど
ちらか一方のビット線に接続されている全てのメモリセ
ルのみが選択されることになり、各メモリセル間のＶｔ
２性リークが測定できることになる。従来のＤＲＡＭで
は４本のワード線を１組として構成されているため、こ
れを利用することにより上記動作を容易に実現できる。
なお、図６，図８に示すように低レベルの状態のワード
線（ＷＬ２，ＷＬ４，ＷＬ６）に接続されているメモリ
セルには全て同一のデータが書き込まれているが、これ
らのワード線を同時に選択レベル（高レベル）にすると
１つのセンス増幅器に接続されているビット線に接続さ
れているメモリセルの両方が選択されてしまいセンス増
幅が出来ないため、ワード線（ＷＬ２，ＷＬ６）とワー
ド線（ＷＬ４）は同時に選択レベルとすることは出来な
い。
メモリセルの容量素子である。図６と同様に各ビット線
上の隣合うセルには高レベル，低レベルのデータが交互
に書き込まれている。また一本のワード線に接続されて
いるメモリセルにはすべて同じレベルのデータが書き込
まれ、ワード線１本おきに同一レベルのデータが書き込
まれている。４本おきのワード線（ここではＷＬ２，Ｗ
Ｌ６）を高レベルにすることで一対のビット線の内のど
ちらか一方のビット線に接続されている全てのメモリセ
ルのみが選択されることになり、各メモリセル間のＶｔ
２性リークが測定できることになる。従来のＤＲＡＭで
は４本のワード線を１組として構成されているため、こ
れを利用することにより上記動作を容易に実現できる。
なお、図６，図８に示すように低レベルの状態のワード
線（ＷＬ２，ＷＬ４，ＷＬ６）に接続されているメモリ
セルには全て同一のデータが書き込まれているが、これ
らのワード線を同時に選択レベル（高レベル）にすると
１つのセンス増幅器に接続されているビット線に接続さ
れているメモリセルの両方が選択されてしまいセンス増
幅が出来ないため、ワード線（ＷＬ２，ＷＬ６）とワー
ド線（ＷＬ４）は同時に選択レベルとすることは出来な
い。
【００１２】次に、従来のＤＲＡＭのワード線選択駆動
回路の具体例について図９（Ａ），（Ｂ）を参照して説
明する。図９（Ａ）は従来のワード線選択駆動回路のブ
ロック図である。
回路の具体例について図９（Ａ），（Ｂ）を参照して説
明する。図９（Ａ）は従来のワード線選択駆動回路のブ
ロック図である。
【００１３】ワード線駆動電源部２は、ワード線を選択
レベルに駆動するための電源系であり、この出力信号は
ワード線によりメモリセルのスイッチングトランジスタ
をオンにしたときこのスイッチングトランジスタによる
書き込みレベルの損失がないように電源電位Ｖｃｃ以上
に昇圧されている。デコード部１２はワード線駆動電源
部２の出力信号をアドレス信号Ｘ０，Ｘ１によってデコ
ードし、ワード線選択レベルの信号ＲＡ０〜ＲＡ３を発
生する回路である。デコード部１１ｃは、アドレス信号
Ｘ２〜Ｘｍにより、ワード線４本１組を選択する回路で
あり、ドライブ部１３１〜１３ｎはデコード部１１ｃ，
１２の出力信号によりそれぞれ、対応する４本１組のワ
ード線のうちの１本を選択レベルに駆動する回路であ
る。デコード部１１ｃ，１２及びドライブ部１３１〜１
３ｎによりワード線選択回路１ｃを構成している。
レベルに駆動するための電源系であり、この出力信号は
ワード線によりメモリセルのスイッチングトランジスタ
をオンにしたときこのスイッチングトランジスタによる
書き込みレベルの損失がないように電源電位Ｖｃｃ以上
に昇圧されている。デコード部１２はワード線駆動電源
部２の出力信号をアドレス信号Ｘ０，Ｘ１によってデコ
ードし、ワード線選択レベルの信号ＲＡ０〜ＲＡ３を発
生する回路である。デコード部１１ｃは、アドレス信号
Ｘ２〜Ｘｍにより、ワード線４本１組を選択する回路で
あり、ドライブ部１３１〜１３ｎはデコード部１１ｃ，
１２の出力信号によりそれぞれ、対応する４本１組のワ
ード線のうちの１本を選択レベルに駆動する回路であ
る。デコード部１１ｃ，１２及びドライブ部１３１〜１
３ｎによりワード線選択回路１ｃを構成している。
【００１４】図９（Ｂ）はドライブ部１３ｋ（ｋ＝１〜
ｎ）の回路図である。このドライブ部１３ｋは、デコー
ド部１１ｃの対応する出力信号（ＤＤｋ）によって活性
化し、デコード部１２の出力信号（ＲＡ０〜ＲＡ３）を
対応するワード線に伝達する構成となっている。
ｎ）の回路図である。このドライブ部１３ｋは、デコー
ド部１１ｃの対応する出力信号（ＤＤｋ）によって活性
化し、デコード部１２の出力信号（ＲＡ０〜ＲＡ３）を
対応するワード線に伝達する構成となっている。
【００１５】次に、ワード線駆動電源部２について図１
０（Ａ），（Ｂ）を参照して説明する。
０（Ａ），（Ｂ）を参照して説明する。
【００１６】まず、制御信号Φ１を高レベルにしてトラ
ンジスタＱ２１をオンにし、ＲＡ出力端に接続されてい
るコンデンサＣ２１をＶｃｃレベルまで充電する。コン
デンサＣ２１を充電後、この電荷がＶｃｃ電源端に抜け
ないようにするため制御信号Φ１を低レベルにしトラン
ジスタＱ２１をオフにする。その後制御信号Φ２を高レ
ベルにすると、コンデンサＣ１とＲＡ出力端に接続する
寄生容量との容量分割で出力信号ＲＡの電圧がＶｃｃ以
上に昇圧される。
ンジスタＱ２１をオンにし、ＲＡ出力端に接続されてい
るコンデンサＣ２１をＶｃｃレベルまで充電する。コン
デンサＣ２１を充電後、この電荷がＶｃｃ電源端に抜け
ないようにするため制御信号Φ１を低レベルにしトラン
ジスタＱ２１をオフにする。その後制御信号Φ２を高レ
ベルにすると、コンデンサＣ１とＲＡ出力端に接続する
寄生容量との容量分割で出力信号ＲＡの電圧がＶｃｃ以
上に昇圧される。
【００１７】
【発明が解決しようとする課題】この従来のダイナミッ
ク型半導体メモリ回路では、データホールドテスト時で
も、複数のワード線を１本ずつ順次選択する構成となっ
ているので、テスト時間が長くなるという問題点があっ
た。
ク型半導体メモリ回路では、データホールドテスト時で
も、複数のワード線を１本ずつ順次選択する構成となっ
ているので、テスト時間が長くなるという問題点があっ
た。
【００１８】本発明の目的は、テスト時間を短縮するこ
とができるダイナミック型半導体メモリ回路を提供する
ことにある。
とができるダイナミック型半導体メモリ回路を提供する
ことにある。
【００１９】
【課題を解決するための手段】本発明のダイナミック型
半導体メモリ回路は、行方向，列方向に配列された複数
のメモリセル、選択レベルのときこれら複数のメモリセ
ルを行単位で選択状態とする複数のワード線、並びに選
択状態の前記メモリセルへのデータ及びこのメモリセル
からのデータを各列ごとに伝達する複数のビット線を備
えたメモリセルアレイと、アドレス信号に従って前記複
数のワード線のうちの１本のワード線を選択レベルとす
るワード線選択回路と、前記ワード線の選択レベルの電
圧を発生するワード線駆動電源部とを有するダイナミッ
ク型半導体メモリ回路において、前記ワード線選択回路
に、テストモード信号がアクティブレベルのときには前
記複数のワード線のうちの少なくとも２本のワード線を
同時に選択レベルとする同時選択手段を設けて構成され
る。
半導体メモリ回路は、行方向，列方向に配列された複数
のメモリセル、選択レベルのときこれら複数のメモリセ
ルを行単位で選択状態とする複数のワード線、並びに選
択状態の前記メモリセルへのデータ及びこのメモリセル
からのデータを各列ごとに伝達する複数のビット線を備
えたメモリセルアレイと、アドレス信号に従って前記複
数のワード線のうちの１本のワード線を選択レベルとす
るワード線選択回路と、前記ワード線の選択レベルの電
圧を発生するワード線駆動電源部とを有するダイナミッ
ク型半導体メモリ回路において、前記ワード線選択回路
に、テストモード信号がアクティブレベルのときには前
記複数のワード線のうちの少なくとも２本のワード線を
同時に選択レベルとする同時選択手段を設けて構成され
る。
【００２０】また、ワード線選択回路が、複数のワード
線とそれぞれ対応して設けられ伝達されたアドレス信号
に従ってアクティブレベルとなり対応するワード線を選
択レベルとするための信号を出力する複数の第１の論理
ゲートと、これら複数の第１の論理ゲートとそれぞれ対
応して設けられテストモード信号がアクティブレベルの
ときは出力端をアクティブレベルとしインアクティブレ
ベルのときは対応する第１の論理ゲートの出力信号を前
記出力端に伝達する複数の第２の論理ゲートと、これら
複数の第２の論理ゲートとそれぞれ対応して設けられ対
応する第２の論理ゲートの出力信号がアクティブレベル
のときに対応する前記ワード線を選択レベルとする複数
のドライブ部とを備えて構成される。
線とそれぞれ対応して設けられ伝達されたアドレス信号
に従ってアクティブレベルとなり対応するワード線を選
択レベルとするための信号を出力する複数の第１の論理
ゲートと、これら複数の第１の論理ゲートとそれぞれ対
応して設けられテストモード信号がアクティブレベルの
ときは出力端をアクティブレベルとしインアクティブレ
ベルのときは対応する第１の論理ゲートの出力信号を前
記出力端に伝達する複数の第２の論理ゲートと、これら
複数の第２の論理ゲートとそれぞれ対応して設けられ対
応する第２の論理ゲートの出力信号がアクティブレベル
のときに対応する前記ワード線を選択レベルとする複数
のドライブ部とを備えて構成される。
【００２１】また、ワード線選択回路が、複数のワード
線とそれぞれ対応して設けられ伝達されたアドレス信号
に従ってアクティブレベルとなり対応するワード線を選
択レベルとするための信号を出力する複数の第１の論理
ゲートと、テストモード信号がアクティブレベルのとき
は入力アドレス信号のうちの所定のビットをアクティブ
レベルに固定しインアクティブレベルのときはそのまま
通過させて対応する第１の論理ゲートに伝達する第２の
論理ゲートと、前記複数の第１の論理ゲートとそれぞれ
対応に設けられ対応する第１の論理ゲートの出力信号が
アクティブレベルのときに対応する前記ワード線を選択
レベルとする複数のドライブ部とを備えて構成される。
線とそれぞれ対応して設けられ伝達されたアドレス信号
に従ってアクティブレベルとなり対応するワード線を選
択レベルとするための信号を出力する複数の第１の論理
ゲートと、テストモード信号がアクティブレベルのとき
は入力アドレス信号のうちの所定のビットをアクティブ
レベルに固定しインアクティブレベルのときはそのまま
通過させて対応する第１の論理ゲートに伝達する第２の
論理ゲートと、前記複数の第１の論理ゲートとそれぞれ
対応に設けられ対応する第１の論理ゲートの出力信号が
アクティブレベルのときに対応する前記ワード線を選択
レベルとする複数のドライブ部とを備えて構成される。
【００２２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００２４】この実施例が図９（Ａ），（Ｂ）に示され
た従来のダイナミック型半導体メモリ回路と相違する点
は、ワード線選択回路１のデコード部１１を、ドライブ
部１３１〜１３ｎとそれぞれ対応して設けられ伝達され
たアドレス信号に従ってアクティブレベルとなり対応す
るドライブ部を活性化するための信号を出力する第１の
論理ゲートＧ１１〜Ｇ１ｎと、これら第１の論理ゲート
Ｇ１１〜Ｇ１ｎの出力信号をそれぞれ対応してレベル反
転するインバータＩＶ１１〜ＩＶ１ｎと、第１の論理ゲ
ートＧ１１〜Ｇ１ｎとそれぞれ対応して設けられテスト
モード信号ＴＳＴがアクティブレベル（高レベル）のと
きは出力端をアクティブレベルとしインアクティブレベ
ルのときはインバータ（ＩＶ１１〜ＩＶ１ｎ）を介して
入力される対応する第１の論理ゲートの出力信号を出力
端に伝達する第２の論理ゲートＧ２１〜Ｇ２ｎとを備
え、テストモード信号ＴＳＴがアクティブレベルのとき
は各ドライブ部１３１〜１３ｎと対応する４本のワード
線のうちの１本をそれぞれ同時に選択レベルとする同時
選択手段（ＩＶ１１〜ＩＶ１ｎ，Ｇ２１〜Ｇ２ｎで構成
される）を有する構成とした点にある。
た従来のダイナミック型半導体メモリ回路と相違する点
は、ワード線選択回路１のデコード部１１を、ドライブ
部１３１〜１３ｎとそれぞれ対応して設けられ伝達され
たアドレス信号に従ってアクティブレベルとなり対応す
るドライブ部を活性化するための信号を出力する第１の
論理ゲートＧ１１〜Ｇ１ｎと、これら第１の論理ゲート
Ｇ１１〜Ｇ１ｎの出力信号をそれぞれ対応してレベル反
転するインバータＩＶ１１〜ＩＶ１ｎと、第１の論理ゲ
ートＧ１１〜Ｇ１ｎとそれぞれ対応して設けられテスト
モード信号ＴＳＴがアクティブレベル（高レベル）のと
きは出力端をアクティブレベルとしインアクティブレベ
ルのときはインバータ（ＩＶ１１〜ＩＶ１ｎ）を介して
入力される対応する第１の論理ゲートの出力信号を出力
端に伝達する第２の論理ゲートＧ２１〜Ｇ２ｎとを備
え、テストモード信号ＴＳＴがアクティブレベルのとき
は各ドライブ部１３１〜１３ｎと対応する４本のワード
線のうちの１本をそれぞれ同時に選択レベルとする同時
選択手段（ＩＶ１１〜ＩＶ１ｎ，Ｇ２１〜Ｇ２ｎで構成
される）を有する構成とした点にある。
【００２５】この実施例においては、テストモード信号
ＴＳＴがインアクティブレベル（低レベル）のときは、
論理ゲートＧ１１〜Ｇ１ｎの出力信号がインバータＩＶ
１１〜ＩＶ１ｎ，論理ゲートＧ２１〜Ｇ２ｎを通過して
そのままドライブ部１３１〜１３ｎに伝達されるので、
従来例と同一の動作となる。また、テストモード信号Ｔ
ＳＴがアクティブレベルのときは、ドライブ部１３１〜
１３ｎに伝達される信号ＤＤ１〜ＤＤｎは全てアクティ
ブレベル（低レベル）となるので、ドライブ部１３１〜
１３ｎ全てが活性化、それぞれ４本のワード線ＷＬ１０
〜ＷＬ１３，〜，ＷＬｎ０〜ＷＬｎ３のうちのデコード
部１２からの信号ＲＡ０〜ＲＡ３で選択された１本ずつ
が選択レベルとなる。従って、アドレス信号Ｘ０，Ｘ１
の値を順次変えることにより、全メモリセルのうちの１
／４ずつが同時に順次選択されるので、テスト時間を大
幅に短縮することができる。
ＴＳＴがインアクティブレベル（低レベル）のときは、
論理ゲートＧ１１〜Ｇ１ｎの出力信号がインバータＩＶ
１１〜ＩＶ１ｎ，論理ゲートＧ２１〜Ｇ２ｎを通過して
そのままドライブ部１３１〜１３ｎに伝達されるので、
従来例と同一の動作となる。また、テストモード信号Ｔ
ＳＴがアクティブレベルのときは、ドライブ部１３１〜
１３ｎに伝達される信号ＤＤ１〜ＤＤｎは全てアクティ
ブレベル（低レベル）となるので、ドライブ部１３１〜
１３ｎ全てが活性化、それぞれ４本のワード線ＷＬ１０
〜ＷＬ１３，〜，ＷＬｎ０〜ＷＬｎ３のうちのデコード
部１２からの信号ＲＡ０〜ＲＡ３で選択された１本ずつ
が選択レベルとなる。従って、アドレス信号Ｘ０，Ｘ１
の値を順次変えることにより、全メモリセルのうちの１
／４ずつが同時に順次選択されるので、テスト時間を大
幅に短縮することができる。
【００２６】テストモード時の各部の信号波形図を図２
に示す。テストモード信号ＴＳＴは初期データパターン
の書き込み時及び読み出し時にはすべてのセルを１セル
ずつアクセスする必要があるため低レベルのインアクテ
ィブレベルとする。また、データホールドテスト期間中
には高レベルのアクティブレベルとする。これによりデ
ータホールドテスト動作を実現することができる。
に示す。テストモード信号ＴＳＴは初期データパターン
の書き込み時及び読み出し時にはすべてのセルを１セル
ずつアクセスする必要があるため低レベルのインアクテ
ィブレベルとする。また、データホールドテスト期間中
には高レベルのアクティブレベルとする。これによりデ
ータホールドテスト動作を実現することができる。
【００２７】次に本実施例でのテスト時間を従来例と同
一の条件で（１６ＭビットＤＲＡＭ，４ｋリフレッシュ
品）見積もってみる。１回ディスターブ系ホールドテス
トを行うたびに全てのメモリセルをリフレッシュする必
要があるため、１回のテストには２００（ｎ秒）×４
（ｋ）＋３．０（秒）＝３．０（秒）かかる（ほとんど
がデータホールド時間）。従って、テスト時間は書き込
み時間，読み出し時間（３．２秒）を加えて、［２００
（ｎ秒）×４（ｋ）＋３．０（秒）］×４＋３．２×２
＝１８．４秒となる。また、実際にはメモリセルの書き
込みデータとして“１”と“０”の両方について行わな
ければならないのでテスト時間は合計で３６．８秒とな
る。従来例では６時間４０分であったので、本実施例の
効果が、如何に大であるかが分る。
一の条件で（１６ＭビットＤＲＡＭ，４ｋリフレッシュ
品）見積もってみる。１回ディスターブ系ホールドテス
トを行うたびに全てのメモリセルをリフレッシュする必
要があるため、１回のテストには２００（ｎ秒）×４
（ｋ）＋３．０（秒）＝３．０（秒）かかる（ほとんど
がデータホールド時間）。従って、テスト時間は書き込
み時間，読み出し時間（３．２秒）を加えて、［２００
（ｎ秒）×４（ｋ）＋３．０（秒）］×４＋３．２×２
＝１８．４秒となる。また、実際にはメモリセルの書き
込みデータとして“１”と“０”の両方について行わな
ければならないのでテスト時間は合計で３６．８秒とな
る。従来例では６時間４０分であったので、本実施例の
効果が、如何に大であるかが分る。
【００２８】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２９】この実施例は、デコード部１１ａを、図９
に示された従来例のデコード部１１ｃに、インバータＩ
Ｖ１及び論理ゲートＧ１，Ｇ２から成り、テストモード
信号ＴＳＴがアクティブレベルのときは入力アドレス信
号（Ｘ２〜Ｘｍ）のうちの所定のビット（Ｘｉ及びその
反転信号）をアクティブレベル（高レベル）に固定しイ
ンアクティブレベルのときはそのまま通過させる同時選
択手段を設け、アドレス信号Ｘｉ及びその反転信号をこ
の同時選択手段を通して対応する論理ゲートＧ１１〜Ｇ
１ｎに入力する構成としたものである。
に示された従来例のデコード部１１ｃに、インバータＩ
Ｖ１及び論理ゲートＧ１，Ｇ２から成り、テストモード
信号ＴＳＴがアクティブレベルのときは入力アドレス信
号（Ｘ２〜Ｘｍ）のうちの所定のビット（Ｘｉ及びその
反転信号）をアクティブレベル（高レベル）に固定しイ
ンアクティブレベルのときはそのまま通過させる同時選
択手段を設け、アドレス信号Ｘｉ及びその反転信号をこ
の同時選択手段を通して対応する論理ゲートＧ１１〜Ｇ
１ｎに入力する構成としたものである。
【００３０】この実施例においても、テストモード信号
ＴＳＴがインアクティブレベルのときは従来例と同一の
動作となる。
ＴＳＴがインアクティブレベルのときは従来例と同一の
動作となる。
【００３１】一方、テストモード信号ＴＳＴがアクティ
ブレベルになると、アドレス信号Ｘｉ及びその反転信号
はアクティブレベル（高レベル）となるので、デコード
部１１ａの出力信号ＤＤ１〜ＤＤｎがアクティブレベル
（低レベル）となるのは、アドレス信号Ｘｉ（及びその
反転信号）以外のアドレス信号（Ｘｉ以外のＸ２〜Ｘ
ｍ）によって定まる。すなわち、出力信号ＤＤ１〜ＤＤ
ｎのうちの２つがアクティブレベルとなる。従って、２
本のワード線のみがアクティブレベルとなる。
ブレベルになると、アドレス信号Ｘｉ及びその反転信号
はアクティブレベル（高レベル）となるので、デコード
部１１ａの出力信号ＤＤ１〜ＤＤｎがアクティブレベル
（低レベル）となるのは、アドレス信号Ｘｉ（及びその
反転信号）以外のアドレス信号（Ｘｉ以外のＸ２〜Ｘ
ｍ）によって定まる。すなわち、出力信号ＤＤ１〜ＤＤ
ｎのうちの２つがアクティブレベルとなる。従って、２
本のワード線のみがアクティブレベルとなる。
【００３２】第１の実施例ではｎ本のワード線を同時に
選択レベルとしている。従ってワード線駆動電源部２の
ワード線駆動能力を大きくする必要があるが、この第２
の実施例では２本のワード線を駆動するだけであるの
で、ワード線駆動電源部２のワード線駆動能力が小さく
て済む。しかし、テスト時間は長くなるが、それでも従
来例の１／２の時間で済む。
選択レベルとしている。従ってワード線駆動電源部２の
ワード線駆動能力を大きくする必要があるが、この第２
の実施例では２本のワード線を駆動するだけであるの
で、ワード線駆動電源部２のワード線駆動能力が小さく
て済む。しかし、テスト時間は長くなるが、それでも従
来例の１／２の時間で済む。
【００３３】図４は本発明の第３の実施例を示す回路図
である。
である。
【００３４】この実施例においては、第２の実施例にお
ける同時選択手段を通過させるアドレス信号をＸｉ，Ｘ
ｊ（及びこれらの反転信号）としたものである。
ける同時選択手段を通過させるアドレス信号をＸｉ，Ｘ
ｊ（及びこれらの反転信号）としたものである。
【００３５】この実施例では４本のワード線を同時に選
択するようにしたものである。従って、テスト時間は従
来例の１／４となる。
択するようにしたものである。従って、テスト時間は従
来例の１／４となる。
【００３６】図５（Ａ），（Ｂ）は本発明の第４の実施
例を示す回路図及び各部の信号波形図である。
例を示す回路図及び各部の信号波形図である。
【００３７】同時選択するワード線の数が多くなるとテ
スト時間は短縮されるが、ワード線駆動電源部のワード
線駆動能力を大きくする必要がある。
スト時間は短縮されるが、ワード線駆動電源部のワード
線駆動能力を大きくする必要がある。
【００３８】この実施例は、ワード線駆動電源部２ａ
に、コンデンサＣ２２，Ｃ２３及びトランジスＱ２２，
Ｑ２３から成り、テストモード信号ＴＳＴがアクティブ
レベルのときはワード線に供給する選択レベルの電圧の
供給能力を増強する選択レベル供給能力増強手段を設け
たものである。
に、コンデンサＣ２２，Ｃ２３及びトランジスＱ２２，
Ｑ２３から成り、テストモード信号ＴＳＴがアクティブ
レベルのときはワード線に供給する選択レベルの電圧の
供給能力を増強する選択レベル供給能力増強手段を設け
たものである。
【００３９】ワード線を完全に高レベルの選択レベルに
するために、テストモードに入ったときのみ通常の昇圧
信号Φ１と並列して第２の昇圧信号Φ３を入力する。こ
れにより、昇圧信号Φ３で昇圧した分、ワード線駆動能
力が増強される。
するために、テストモードに入ったときのみ通常の昇圧
信号Φ１と並列して第２の昇圧信号Φ３を入力する。こ
れにより、昇圧信号Φ３で昇圧した分、ワード線駆動能
力が増強される。
【００４０】
【発明の効果】以上説明したように本発明は、テストモ
ード時、複数のワード線を同時に選択レベルとする同時
選択手段を設けたので、その分、テスト時間を短縮する
ことができる効果がある。
ード時、複数のワード線を同時に選択レベルとする同時
選択手段を設けたので、その分、テスト時間を短縮する
ことができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部の信号波形図である。
各部の信号波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図及び各部の
信号波形図である。
信号波形図である。
【図６】従来のダイナミック半導体メモリ回路のデータ
ホールドテスト方法を説明するためのメモリセルアレイ
の回路図である。
ホールドテスト方法を説明するためのメモリセルアレイ
の回路図である。
【図７】従来のダイナミック型半導体メモリ回路のデー
タホールドテスト方法を説明するための各部の信号波形
図である。
タホールドテスト方法を説明するための各部の信号波形
図である。
【図８】従来のダイナミック型半導体メモリ回路のデー
タホールドテスト方法を説明するためのメモリセルアレ
イ部分の断面図である。
タホールドテスト方法を説明するためのメモリセルアレ
イ部分の断面図である。
【図９】従来のダイナミック型半導体メモリ回路の一例
を示す回路図である。
を示す回路図である。
【図１０】図９に示されたダイナミック型半導体メモリ
回路のワード線駆動電源部の具体例を示す回路図及び各
部の信号波形図である。
回路のワード線駆動電源部の具体例を示す回路図及び各
部の信号波形図である。
１，１ａ〜１ｃ ワード線選択回路 ２，２ａ ワード線駆動電源部 ３ メモリセルアレイ １１，１１ａ〜１１ｃ，１２ デコード部 １３１〜１３ｎ ドライブ部 ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ
２２，ＢＬ３１，ＢＬ３２ ビット線 Ｃ２１〜Ｃ２３ コンデンサ Ｇ１〜Ｇ６，Ｇ１１〜Ｇ１ｎ，Ｇ２１〜Ｇ２ｎ 論理
ゲート ＩＶ１，ＩＶ１０，ＩＶ１１〜ＩＶ１ｎ インバータ ＭＣ１〜ＭＣ５，ＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ
２６，ＭＣ３１〜ＭＣ３６ メモリセル Ｑ１〜Ｑ１３，Ｑ２１〜Ｑ２３ トランジスタ ＳＡ１〜ＳＡ３ センス増幅器 ＷＬ１〜ＷＬ６ ワード線
２２，ＢＬ３１，ＢＬ３２ ビット線 Ｃ２１〜Ｃ２３ コンデンサ Ｇ１〜Ｇ６，Ｇ１１〜Ｇ１ｎ，Ｇ２１〜Ｇ２ｎ 論理
ゲート ＩＶ１，ＩＶ１０，ＩＶ１１〜ＩＶ１ｎ インバータ ＭＣ１〜ＭＣ５，ＭＣ１１〜ＭＣ１６，ＭＣ２１〜ＭＣ
２６，ＭＣ３１〜ＭＣ３６ メモリセル Ｑ１〜Ｑ１３，Ｑ２１〜Ｑ２３ トランジスタ ＳＡ１〜ＳＡ３ センス増幅器 ＷＬ１〜ＷＬ６ ワード線
Claims (4)
- 【請求項１】 行方向，列方向に配列された複数のメモ
リセル、選択レベルのときこれら複数のメモリセルを行
単位で選択状態とする複数のワード線、並びに選択状態
の前記メモリセルへのデータ及びこのメモリセルからの
データを各列ごとに伝達する複数のビット線を備えたメ
モリセルアレイと、アドレス信号に従って前記複数のワ
ード線のうちの１本のワード線を選択レベルとするワー
ド線選択回路と、前記ワード線の選択レベルの電圧を発
生するワード線駆動電源部とを有するダイナミック型半
導体メモリ回路において、前記ワード線選択回路に、テ
ストモード信号がアクティブレベルのときには前記複数
のワード線のうちの少なくとも２本のワード線を同時に
選択レベルとする同時選択手段を設けたことを特徴とす
るダイナミック型半導体メモリ回路。 - 【請求項２】 ワード線選択回路が、複数のワード線と
それぞれ対応して設けられ伝達されたアドレス信号に従
ってアクティブレベルとなり対応するワード線を選択レ
ベルとするための信号を出力する複数の第１の論理ゲー
トと、これら複数の第１の論理ゲートとそれぞれ対応し
て設けられテストモード信号がアクティブレベルのとき
は出力端をアクティブレベルとしインアクティブレベル
のときは対応する第１の論理ゲートの出力信号を前記出
力端に伝達する複数の第２の論理ゲートと、これら複数
の第２の論理ゲートとそれぞれ対応して設けられ対応す
る第２の論理ゲートの出力信号がアクティブレベルのと
きに対応する前記ワード線を選択レベルとする複数のド
ライブ部とを備えて構成された請求項１記載のダイナミ
ック型半導体メモリ回路。 - 【請求項３】 ワード線選択回路が、複数のワード線と
それぞれ対応して設けられ伝達されたアドレス信号に従
ってアクティブレベルとなり対応するワード線を選択レ
ベルとするための信号を出力する複数の第１の論理ゲー
トと、テストモード信号がアクティブレベルのときは入
力アドレス信号のうちの所定のビットをアクティブレベ
ルに固定しインアクティブレベルのときはそのまま通過
させて対応する第１の論理ゲートに伝達する第２の論理
ゲートと、前記複数の第１の論理ゲートとそれぞれ対応
に設けられ対応する第１の論理ゲートの出力信号がアク
ティブレベルのときに対応する前記ワード線を選択レベ
ルとする複数のドライブ部とを備えて構成された請求項
１記載のダイナミック型半導体メモリ回路。 - 【請求項４】 ワード線駆動電源部に、テストモード信
号がアクティブレベルのときはワード線に供給する選択
レベルの電圧の供給能力を増強する選択レベル供給能力
増強手段を設けた請求項１記載のダイナミック型半導体
メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326366A JPH06176598A (ja) | 1992-12-07 | 1992-12-07 | ダイナミック型半導体メモリ回路 |
| US08/162,272 US5432744A (en) | 1992-12-07 | 1993-12-07 | Dynamic semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326366A JPH06176598A (ja) | 1992-12-07 | 1992-12-07 | ダイナミック型半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176598A true JPH06176598A (ja) | 1994-06-24 |
Family
ID=18186998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326366A Pending JPH06176598A (ja) | 1992-12-07 | 1992-12-07 | ダイナミック型半導体メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5432744A (ja) |
| JP (1) | JPH06176598A (ja) |
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