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Stand der
Technik
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Die
Erfindung betrifft ein Verfahren zum Hochvolt (HV)-Screening einer
integrierten Schaltung, die mindestens eine Speicherstruktur mit
Speicherzellen und mindestens einen Word-Decoder umfasst. Bei der
integrierten Schaltung sind jeweils mehrere Speicherzellen zu einem
Wort der Speicherstruktur zusammengefasst. Die Ausgänge des
Word-Decoders sind über
wordlines mit jeweils einem Wort der Speicherstruktur verbunden.
Mit Hilfe einer Schaltungslogik bestimmt der Word-Decoder aus anliegenden
Adressbits zunächst
die Komplemente dieser Adressbits. Aus den Adressbits und deren
Komplementen bestimmt der Word-Decoder dann für jedes Wort der Speicherstruktur
ein wordline-Signal als 0 oder 1 und kann auf diese Weise mindestens ein
Wort der Speicherstruktur für
einen Zugriff, d.h. für
einen Lesevorgang und/oder einen Schreibvorgang, frei schalten.
Zum HV-Screening einer solchen integrierten Schaltung wird die Versorgungsspannung
bei verschiedenen, als Screening-Vektoren bezeichneten Schaltungszuständen erhöht.
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Des
Weiteren betrifft die Erfindung eine integrierte Schaltung, die
mindestens eine Speicherstruktur mit Speicherzellen und mindestens
einen Word-Decoder umfasst, wobei jeweils mehrere Speicherzellen
zu einem Wort der Speicherstruktur zusammengefasst sind, wobei die
Ausgänge
des Word-Decoders über
wordlines mit jeweils einem Wort der Speicherstruktur verbunden
sind und wobei der Word-Decoder
mit Hilfe einer Schaltungslogik aus Adressbits die Komplemente dieser
Adressbits bestimmt und aus den Adressbits und deren Komplementen
für jedes
Wort der Speicherstruktur ein wordline-Signal als 0 oder 1 bestimmt
und auf diese Weise mindestens ein Wort der Speicherstruktur für einen
Zugriff frei schalten kann.
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Um
eine hohe Qualität
und Zuverlässigkeit
von integrierten Schaltungen, wie z.B. automotive ASICS zu garantieren,
wird in der Praxis als Standardverfahren das sogenannte Burn In
eingesetzt. Ein 100% Burn In verursacht erhebliche Kosten, die nur
in Verbindung mit einem HV-Screening optimiert werden können. Wie bereits
erwähnt,
wird bei einem HV-Screening bei bestimmten Stimuli, d.h. bei bestimmten
Screening-Vektoren, die Versorgungsspannung erhöht, wodurch Isolationsdefekte
aktiviert werden. Insbesondere in Verbindung mit einem IddQ-Test
wird so die Abselektion von ICs mit Frühausfallpotential ermöglicht,
was in „The
Effffectiveness of IDDQ and High Voltage Stress for Burn-In Elimination", R. Kawahara, O.
Nakayama and T. Kurasawa, International Workshop on IDDQ Testing,
pp. 14–17,
1996 beschrieben wird. Von entscheidender Bedeutung für die Wirksamkeit
des HV-Screenings sind sowohl die Screening Bedingungen, wie Spannung
und Screeningdauer, als auch die Auswahl der Screening-Vektoren.
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Speicherstrukturen,
wie „statische
Random Access Memories" (SRAM)
und Word-Decoder,
sind regelmäßig Bestandteile
von integrierten Schaltungen und nehmen einen großen Teil
von typischerweise einigen zig Prozent der Chipfläche ein.
Die Qualität
des HV-Screenings solcher Speicherstrukturen und Word-Decoder ist
daher wesentlich für
die Wirksamkeit des HV-Screenings der integrierten Schaltung insgesamt.
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1 zeigt den schematischen
Aufbau eines SRAMs 1 mit einem Word-Decoder 2,
einer Precharge-Einrichtung 3 und einem Bit-Decoder 4.
Das SRAM 1 umfasst eine Vielzahl von Speicherzellen 11,
von denen jeweils mehrere zu einem Wort zusammengefasst sind. Die
Speicherzellen 11 sind hier in Zeilen 101, 102, ...
angeordnet, wobei jede Zeile der Speicherstruktur ein Wort bildet.
An den Eingängen
des Word-Decoders 2 liegen Adressbits a1,
a2, ..., anw an.
Die Ausgänge
des Word-Decoders 2 sind über wordlines 12 mit
jeweils einem Wort der Speicherstruktur verbunden. Die Precharge-Einrichtung 3 und
der Bit-Decoder 4 sind über bit-lines 13 und
die entsprechenden invertierten bit-lines 14 mit den einzelnen
Speicherzellen 11 der Speicherstruktur verbunden.
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Eine
Möglichkeit
für den
Aufbau der Speicherzellen eines SRAMs ist in 2 dargestellt. Die Speicherung findet
in den rückgekoppelten
Invertern statt, die durch die Transistoren n1, p1 und n2, p2 gebildet
werden. Ist die wordline 12 auf logisch 1 (VDD) gesetzt,
so kann über
die Transistoren n3 und n4 und die Leitungen bit-line 13 und invertierte bit-line 14 Information
von der Zelle gelesen bzw. in die Zelle geschrieben werden.
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3 zeigt den schematischen
Aufbau eines Word-Decoders. Die Schaltungslogik des Word-Decoders
generiert aus den Adressbits a1, a2, ..., anw zunächst deren
Komplemente. Die wordline-Signale werden mittels AND-Gattern 31 von
den Adressbits a1, a2,
..., anw und deren Komplementen abgeleitet,
so dass für
jedes Wort der Speicherstruktur ein wordline-Signal als 0 oder 1
bestimmt wird und auf diese Weise ein Wort der Speicherstruktur
für einen
Zugriff, d.h. für
einen Lesevorgang und/oder einen Schreibvorgang, frei geschaltet werden
kann. Die AND-Gatter 31 können auf
unterschiedliche Weise realisiert werden, z.B. durch komplexe einstufige
AND-Gatter oder durch kaskadierte NAND- und NOR-Gatter.
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Häufig beruht
die RAM Teststrategie auf dem sogenannten „March-Test", der beispielsweise
in „Fault Modelling
and Test Algorithm Development for Static Random access Memories", R. Dekker et al.,
Proceedings of IEEE International Test Conference, pp. 343–352, 1988
näher erläutert wird.
Beim March-Test werden sukzessive alle Zellen mit bestimmten Pattern
beschrieben, danach wieder ausgelesen und auf korrekten Dateninhalt überprüft. Da die
Anzahl der benötigten
Testvektoren proportional zur Anzahl der Speicherzellen ist, werden
bei den heute immer größer werdenden
RAMs lange Testsequenzen benötigt.
Bei einer Testfrequenz von mehreren MHz sind jedoch auch längere funktionale
Testsequenzen in akzeptabler Zeit zu bewältigen.
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Die
Vorraussetzungen des HV-Screenings sind jedoch ganz anders als die
Voraussetzungen für
einen funktionalen Test. Die Anwendung eines einzelnen Screening-Stimulus
benötigt
bis zu einige 100ms. Eine Anwendung des HV-Screens bei allen Vektoren
des March-Tests ist deshalb nicht möglich. Um die Testkosten niedrig
zu halten, muss die Anzahl der Screening-Vektoren stark eingeschränkt werden.
Das HV-Screening kann dann innerhalb des March-Tests bei einigen
wenigen Screening-Vektoren angewendet werden. Dazu eignen sich beispielsweise
Screening-Vektoren, bei denen alle RAM Zellen mit 1 bzw. 0 beschrieben
sind.
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Die
notwendigen Bedingungen für
die Wirksamkeit des HV-Screens sind:
- – NMOS-Transistor:
Gate = 1, Drain = Source = 0
- – PMOS-Transistor:
Gate = 0, Drain = Source = 1
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Diese
Bedingungen garantieren, dass bei einer Erhöhung der Versorgungsspannung
die gesamte Gateoxidfläche
eines Transistors mit einem erhöhten
elektrischen Feld gescreent wird.
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Ein
Maß für die Güte von HV-Screening-Vektoren
ist der Anteil der Transistoren einer integrierten Schaltung, die
gescreent bzw. gestresst werden. Dieser Anteil wird im folgenden
als Stressabdeckung bezeichnet:
Stressabdeckung = Anzahl der
gestressten Transistoren/Anzahl aller Transistoren
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4 zeigt die Knotenpotentiale
einer mit 1 beschriebenen Speicherzelle, wie sie in 2 dargestellt ist. Wird die in den 2 und 4 dargestellte Speicherzelle mit 1 beschrieben
und anschließend
die Versorgungsspannung erhöht,
so werden die Transistoren n1 und p2 gestresst. Wird die Speicherzelle
mit 0 beschrieben und anschließend
die Versorgungsspannung erhöht,
werden die Transistoren p7 und n2 gestresst. Da bei einem SRAM maximal
eine wordline aktiv ist, während
alle anderen auf 0 liegen, werden die Transistoren n3 und n4 bei
keinem der beiden Zustände
gescreent. Insgesamt beträgt
die Stressabdeckung der RAM Speicherzellen also nur 66%.
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Der
Word-Decoder ist neben den Speicherzellen das zweite flächenintensive
RAM-Modul. Eine den vorangegangenen Ausführungen vergleichbare Analyse
zeigt, dass die Stressabdeckung des Word-Decoders in derselben Größenordnung
liegt wie die der RAM-Zellen.
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Aus
der
JP 2000-156096 ist
es bekannt, bei einem Stresstest eines Speichers alle Wortleitungen gleichzeitig
zu aktivieren.
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Die
Aufgabe der vorliegenden Erfindung besteht in der Verbesserung der
Wirksamkeit des HV-Screenings von integrierten Schaltungen mit einer
Speicherstruktur und einem Word-decoder.
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Diese
Aufgabe wird durch die kennzeichnenden Merkmale der Ansprüche 1, 3
und 10 gelöst.
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Vorteile der
Erfindung
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Mit
der vorliegenden Erfindung werden Maßnahmen vorgeschlagen, mit
denen sich die Wirksamkeit des HV-Screenings von integrierten Schaltungen
mit einer Speicherstruktur und einem Word-Decoder deutlich verbessern
lässt.
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Um
die Wirksamkeit des HV-Screenings des Word-Decoders zu verbessern,
wird erfindungsgemäß vorgeschlagen,
zum Realisieren von Screening-Vektoren einen Testmodus zu aktivieren,
bei dem alle Adressbits gleichgesetzt werden und die Komplemente
der Adressbits den Adressbits ebenfalls gleichgesetzt werden. Auf
diese Weise können
alle wordlines kollektiv auf 1 oder 0 gesetzt werden, wodurch eine
sehr hohe Stressabdeckung des Word-Decoders erzielbar ist.
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Um
die Wirksamkeit des HV-Screenings der Speicherstruktur zu verbessern,
wird erfindungsgemäß vorgeschlagen,
einen ersten Screening-Vektor zu realisieren, indem zunächst alle
Speicherzellen mit 1 beschrieben werden und nach dieser Initialisierung
alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden
Worte für
einen Zugriff freigeschaltet sind. Ein zweiter Screening-Vektor
wird realisiert, indem zunächst
alle Speicherzellen mit 0 beschrieben werden und nach dieser Initialisierung
wieder alle wordline-Signale kollektiv so gesetzt werden, dass die
entsprechenden Worte für
einen Zugriff frei geschaltet sind. Auf diese Weise werden 100%
der Speicherzellentransistoren gestresst.
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Wenn
alle wordline-Signale kollektiv so gesetzt werden, dass die entsprechenden
Worte für
einen Zugriff freigeschaltet sind, also beispielsweise auf 1 gesetzt
werden, wird bei einer mit 1 beschriebenen Zelle zusätzlich zu
den Transistoren n1 und p2 auch der Transistor n4 gestresst, was
durch 4 veranschaulicht wird.
Bei einer mit 0 beschriebenen Zelle wird in diesem Fall zusätzlich zu
den Transistoren p1 und n2 auch der Transistor n3 gestresst.
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Grundsätzlich gibt
es verschiedene Möglichkeiten,
alle wordline-Signale kollektiv so zu setzen, dass die entsprechenden
Worte für
einen Zugriff freigeschaltet sind. In einer besonders vorteilhaften
Variante des erfindungsgemäßen Verfahrens
wird dazu ein Testmodus aktiviert, bei dem alle Adressbits gleichgesetzt
werden und die Komplemente der Adressbits den Adressbits ebenfalls
gleichgesetzt werden.
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Da
ein effektives HV-Screening Verfahren mit wenigen Screening-Vektoren
eine hohe Stressabdeckung sowohl der flächenintensiven Speicherzellen
als auch des flächenintensiven
Word-Decoders erreichen sollte, wird in einer vorteilhaften Variante
des erfindungsgemäßen Verfahrens
ein dritter Screening-Vektor realisiert, indem der Testmodus aktiviert
wird und alle Adresssignale sowie deren Komplemente so gesetzt werden,
dass kein Wort der Speicherstruktur für einen Zugriff frei geschaltet
ist. Bei dieser Variante werden die mit den unabhängigen Ansprüchen 1 und
3 beanspruchten Verfahren praktisch kombiniert.
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In
der Regel ist die Schaltungslogik des Word-Decoders mit jeweils
einem done- Eingang
als Verriegelung für
jede wordline ausgestattet. In diesem Fall erweist es sich als vorteilhaft,
die Verriegelungen der Schaltungslogik zu öffnen, wenn die Adressbits
und deren Komplemente im Testmodus so gesetzt worden sind, dass
alle Worte der Speicherstruktur für einen Zugriff freigeschaltet
sind, und die Verriegelungen der Schaltungslogik zu schließen, wenn
die Adressbits und deren Komplemente im Testmodus so gesetzt worden sind,
dass kein Worte der Speicherstruktur für einen Zugriff freigeschaltet
ist.
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Es
ist ferner erkannt worden, dass zur Realisierung des erfindungsgemäßen Verfahrens
lediglich eine einfache Schaltungsmodifikation bzw. -ergänzung erforderlich
ist. Erfindungsgemäß wird dazu
vorgeschlagen, in der Schaltungslogik einer integrierten Schaltung
der eingangs genannten Art wahlweise aktivierbare Mittel zum Gleichsetzen
der Adressbits mit deren Komplementen vorzusehen. Dazu kann beispielsweise
jedem Adressbiteingang des Word-Decoders ein XOR-Glied mit einem
zusätzlichen
Testeingang zum Aktivieren eines Testmodus nachgeschaltet sein,
so dass am Ausgang des XOR-Glieds entweder das Komplement des am Adressbiteingang
anliegenden Adressbits anliegt oder – wenn der Testmodus aktiviert
ist – ebenfalls
das Adressbit anliegt.
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Zeichnungen
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Wie
bereits voranstehend ausführlich
erörtert,
gibt es verschiedene Möglichkeiten,
die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten
und weiterzubilden. Dazu wird einerseits auf die den unabhängigen Patentansprüchen nachgeordneten
Patentansprüche
und andererseits auf die nachfolgende Beschreibung mehrerer Ausführungsbeispiele
der Erfindung anhand der Zeichnungen verwiesen.
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1 zeigt den schematischen
Aufbau eines SRAMs,
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2 zeigt das Schaltbild einer
SRAM-Speicherzelle,
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3 zeigt den schematischen
Aufbau eines Word-Decoders,
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4 zeigt die Knotenpotentiale
einer mit 1 beschriebenen SRAM-Speicherzelle,
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5 zeigt schematisch einen
erfindungsgemäß modifizierten
Eingang eines Word-Decoders,
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6 zeigt eine Realisierungsmöglichkeit
für ein
AND-Gatter eines Word-Decoders und die 7a und 7b zeigen
weitere Realisierungsmöglichkeiten
für ein
AND-Gatter eines
Word-Decoders.
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Beschreibung
der Ausführungsbeispiele
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Es
werden zwei Maßnahmen
zur Verbesserung des Hochvolt-Screenings einer integrierten Schaltung vorgeschlagen,
die eine Speicherstruktur und einen Word-Decoder umfasst, nämlich
- – eine schaltungstechnische
Modifikation an den Eingängen
des Word-Decoders und
- – eine
HV-Stress-Vektorsequenz, bei der an 3 Vektoren der HV-Screen durch
Erhöhung
der Versorgungsspannung angewendet wird.
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Bei
kombinierter Anwendung dieser beiden Maßnahmen wird eine Stressabdeckung
von 100% der Speicherzellen-Transistoren und von nahezu 100% der
Word-Decoder-Transistoren erreicht, was im Folgenden näher erläutert wird.
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Eine
Möglichkeit
für die
Realisierung der erfindungsgemäßen schaltungstechnischen
Modifikation ist in
5 schematisch
dargestellt, die einen modifizierten Eingang eines Word-Decoders
zeigt. Durch die schaltungstechnische Neuerung kann zwischen Normalbetrieb
und einem Testmodus umgeschaltet werden, wobei im Normalbetrieb
das Komplement des Adressbits a
i generiert
wird und im Testmodus das Komplement dem Adressbit a
i gleichgesetzt
wird. Für
die in
5 dargestellte
schaltungstechnische Realisierung ergeben sich die folgenden logischen
Pegel:
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Der
Testmodus ist hier aktiv bei test = 0 (low active). Mit Hilfe der
in 5 dargestellten schaltungstechnischen
Modifikation lassen sich die Adressbit-Signale und deren Komplemente
gleichzeitig auf 0 bzw. 1 setzen, wodurch sich die Stressabdeckung
im Vergleich zum normale Modus erhöhen lässt.
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Der
HV-Stress eines so modifizierten RAMs wird mit Hilfe von drei Screening-Vektoren erzeugt.
Bei zwei dieser Screening-Vektoren ist eine Initialisierung der
RAM Zellen erforderlich. Diese Initialisierung kann jedoch bei hoher
Taktrate erfolgen und ergibt sich im Rahmen der üblichen March-Tests automatisch.
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Screening-Vektor 1:
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Initialisierung:
Alle Speicherzellen werden mit 1 beschrieben (bit-line = 1, invertierte
bit-line = 0). Nach der Initialisierung werden alle wordlines kollektiv
auf 1 gesetzt. Dies geschieht durch Aktivierung des Testmodus (test
= 0), durch Setzen sämtlicher
Adressbits auf 1 und durch das Öffnen
der Verriegelung (done = 1, siehe 3).
Wenn dieser Zustand erreicht ist, wird die Versorgungsspannung erhöht.
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Screening-Vektor 2:
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Initialisierung:
Alle Speicherzellen werden mit 0 beschrieben (bit-line = 0, invertierte
bit-line = 1). Danach wird wie bei Screening-Vektor 1 vorgegangen.
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Screening-Vektor 3:
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Aktivierung
des Testmodus (test = 0), Setzen sämtlicher Adressbits auf 0 und
Schließen
der Verriegelung (done = 0). Erhöhung
der Versorgungsspannung.
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Die
Anwendung der Screening-Vektoren 1 und 2 bewirkt ein Screening sämtlicher
RAM-Zellen-Transistoren und der Hälfte der Word-Decoder-Transistoren.
Die Anwendung des Screening-Vektors 3 bewirkt ein Screening der
restlichen, durch die Screening-Vektoren 1 und 2 nicht gescreenten
Word-Decoder-Transistoren. Dies wird nun anhand eines Schaltungsbeispiels
näher erläutert.
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Als
Beispiel wird ein SRAM mit 64 Wörtern
(nw = 6) zu je 64 Bits (nb = 6) betrachtet, wobei die RAM-Zellen
wie in 2 dargestellt
realisiert seien. Die AND-Gatter
des Word-Decoders seien wie in 6 dargestellt
aus kaskadierten NAND- und
NOR-Gattern realisiert.
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Für den Word-Decoder
ergibt sich folgende Stressbilanz: Die Screening-Vektoren 1 und
2 stressen die n-Kanal-Transistoren der NAND-Gatter (ai =
1) und die p-Kanal-Transistoren der NOR-Gatter (done = 0, andere
Eingangspegel des NOR-Gatters sind ebenfalls auf 0). Der Screening-Vektor
3 stresst die p-Kanal-Transistoren der NAND-Gatter (ai =
0) und die n-Kanal-Transistoren der NOR-Gatter (done = 1). Damit
sind alle Transistoren der NAND- und NOR-Gatter des Word-Decoders
gestresst. Eine weitere Analyse zeigt außerdem, dass von den 6 XOR-Gattern,
wie in 5 dargestellt,
jeweils 7 Transistoren gestresst und 3 ungestresst sind. Von den
beiden in 5 dargestellten
Invertern werden alle 4 Transistoren gestresst. Insgesamt werden
im hier erörterten
Word-Decoder also 1218 Transistoren gestresst, während nur 18 Transistoren ungestresst
bleiben. Für
den hier in Rede stehenden Word-Decoder ergibt dies eine Stressabdeckung
von 98,5%.
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Alle
6·21 2 = 24576 Transistoren
der Speicherzellen werde mit Hilfe der Screening-Vektoren 1 und 2 gestresst. Für den Word-Decoder
und die Speicherzellen zusammen erhält man eine Stressabdeckung
von über 99.9%.
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Die
Logik des Word-Decoders kann auf unterschiedliche Weise implementiert
werden. Beispielsweise sind neben der in 6 gezeigten Realisierung auch komplexe
einstufige AND-Gatter, wie in 7a dargestellt,
oder kaskadierte AND-Gatter,
Predecoder und Decoder wie in 7b dargestellt, üblich.
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Die
erfindungsgemäßen Maßnahmen
sind nicht auf die in 6 gezeigte
Word-Decoder-Realisierung beschränkt. So
zeigt eine Analyse der in den 7a und 7b dargestellten Realisierungen,
dass bis auf einige Transistoren der in 5 dargestellten XOR-Gatter alle Word-Decoder-Transistoren
gestresst werden. In beiden Fällen
werden Word-Decoder-Stressabdeckungen von über 98% erreicht.
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Insbesondere
große
RAM-Speicher verfügen
in der Regel über
eine komplexe Abbildungsvorschrift der Bits eines Datenworts auf
die Topologie, d.h. das Layout, des RAMs, um idealerweise quadratische
Speicherlayouts zu generieren. Die Adresse eines Wortes wird dabei
zerlegt und auf Word- und Bit-Decoder verteilt. Lediglich bei sehr
kleinen Speichern werden in der Praxis keine Bit-Decoder eingesetzt.
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Soll
neben den flächenintensiven
Speicherzellen und dem Word-Decoder auch, der Bit-Decoder, sofern
vorhanden, gestresst werden, so kann dies durch geringfügige Modifikation
des bisher beschriebenen Verfahrens erreicht werden. Dazu muss lediglich
im Bit-Decoder dieselbe Modifikation wie im Word-Decoder vorgenommen
werden. Werden dann bei den voranstehend erörterten Screening-Vektoren
die Adressbits des Bit-Decoders wie die des Word-Decoders gesetzt,
so werden auch alle Transistoren des Bit-Decoders gestresst.
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Sollen
außerdem
auch die Precharge-Transistoren gestresst werden, so kann dies ebenfalls
durch geringfügige
Modifikation des bisher beschriebenen Verfahrens erreicht werden.
Bei Anwendung des Screening-Vektors 3 wird dazu bei allen Precharge-Transistoren
das jeweils am Gate anliegende Signal so gesetzt, dass der Precharge-Transistor
durchgeschaltet ist. Im Fall von p-Kanal-Precharge-Transistoren wird
das am Gate anliegende Signal also auf Null gesetzt, so dass die
Screening Bedingung Gate = 0, Drain = Source = 1 erfüllt ist.
Dementsprechend wird das am Gate anliegende Signal im Fall von n-Kanal-Precharge-Transistoren auf
Eins gesetzt.
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Mit
der voranstehend beschriebenen Variante des erfindungsgemäßen Verfahrens
wird mit nur drei Screening-Vektoren und einer dementsprechend kurzen
Screening-Dauer eine hohe Stressgüte von RAMs mit einer Stressabdeckung
von nahezu 100% erzielt. Es werden alle RAM-Speicherzellen gestresst,
und die Stressabdeckung des Word-Decoders liegt typischerweise deutlich über 95%,
bei größeren RAMs
sogar über
98%.
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Zur
Bewertung der voranstehend beschriebenen Verfahrensvariante werden
folgende Methoden verglichen:
- – Methode
1: Unmodifiziertes RAM, 2 Stressvektoren bei vollständig mit
1 bzw. 0 beschriebenen RAM-Zellen (siehe 4)
- – Methode
2: Unmodifiziertes RAM, dynamischer HV-Screen (= große Teile
des March Tests laufen bei erhöhter
Versorgungsspannung)
- – Methode
3: Modifiziertes RAM, Stressvektoren wie bei Methode 1, jedoch werden
alle wordlines kollektiv aktiviert (auf 1 gesetzt)
- – Methode
4: Erfindungsgemäße Verfahrensvariante
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In
der folgenden Tabelle werden die wichtigsten Eigenschaften dieser
Methoden verglichen.
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Methode
1 und die resultierende Stressabdeckung der Speicherzellen wurden
in der Einleitung beschrieben. Die Abschätzung der Word-Decoder Stressabdeckung
ergibt sich wie folgt: An den AND-Gattereingängen des unmodifizierten Word-Decoders
liegen die Signale 0 und 1 mit gleicher Wahrscheinlichkeit an, unabhängig von
der Wahl der Adressbit-Signale ai. Berechnet
man die Stressabdeckung von CMOS AND-Gattern bei beliebiger 0 und
1 Eingangskombinationen, so ergibt sich, dass ein HV-Vektor maximal
50% der Transistoren stresst. Ein zweiter HV-Vektor stresst maximal
50% der Transistoren, die der erste HV-Vektor nicht gestresst hat
(also max. 25%), ein dritter HV-Vektor wiederum die Hälfte der
bisher ungestressten Transistoren, usw. Insgesamt ergibt sich mit
zwei HV-Vektoren eine maximale Stressabdeckung von 75%. Typisch
sind Werte zwischen 60% und 70%.
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Methode
2 erreicht 100% Stressabdeckung mit sehr vielen HV-Vektoren. Dies
führt jedoch
entweder zu einer unrealistisch langen HV-Screeningdauer oder dazu,
dass die einzelnen HV-Vektoren nur sehr kurz, typischerweise weniger
als 1 μs,
anliegen. In diesem Fall spricht man von einem dynamischen HV-Screen,
bei dem aber die geforderte hohe Screening-Qualität nicht
gewährleistet
ist.
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Methode
3 bewirkt eine hohe Stressabdeckung der RAM Speicherzellen. Die
Stressabdeckung des Word-Decoders ist im Vergleich zu Methode 1
im wesentlichen unverändert.
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Das
erfindungsgemäße Verfahren
bewirkt eine gleichmäßig hohe
Stressabdeckung, sowohl für
die Speicherzellen als auch für
den Word-Decoder, mit nur drei HV-Screening-Vektoren. Außerdem kann
das Prinzip des erfindungsgemäßen Verfahrens,
wie voranstehend bereits erörtert,
auch dazu genutzt werden, die Precharge-Transistoren und den Bit-Decoder
ohne zusätzliche
HV-Vektoren mit hoher Güte
zu stressen.
