DE19724276C2 - Schaltkreis und Verfahren für einen Wafereinbrenntest für eine Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Wafer-Testschaltung einer Halbleiter­ speichervorrichtung und insbesondere eine derartige Wafer-Einbrenntestschaltung und ein entsprechendes Testverfahren gemäß den Oberbegriffen der Ansprüche 1 und 6.

Im allgemeinen führt ein Halbleiterhersteller einen Einbrenntest durch, um eine Untersuchung bezüglich Fehlern durchzuführen, die bei den Herstel­ lungsvorgängen erzeugt wurden, bevor die Erzeugnisse an einen Benutzer geliefert werden, wodurch die Verläßlichkeit des Halbleitergeräts sichergestellt wird. Ein typi­ scher Einbrenntest wird beim Verpacken nach einem Herstellungsverfahren durch­ geführt. Wenn daher in dem endgültigen Einbrenntestschritt festgestellt wird, daß in dem Wafer ein Defekt vorhanden ist, sollte der defekte Abschnitt des Wafers weg­ geworfen werden, obwohl das Erzeugnis über zahlreiche Schritte vom ersten Wa­ fer-Herstellungsschritt bis zum letzten Zusammenbauschritt hergestellt wurde. Daher ist dieses Testverfahren wenig effizient.

Es hat daher zahlreiche Versuche gegeben, einen nicht ordnungsgemäßen Wafer auszusondern. Beispielsweise wird der Einbrenntest bei dem Wa­ fer-Herstellungsschritt durchgeführt. Im Falle eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) auf dem Gebiet der Speichervorrichtungen stellen die meisten Fehler einen sogenannten Einzelbitausfall dar, dessen Ermittlung viel Zeit erfordert. Der Einzelbitausfall hängt direkt mit einem Leckstrom der unvollständigen Speicherzelle zusammen. Der Leckstrom stammt von unzureichenden Eigenschaften des Übertragungs-Gate-Oxids, des Dielektrikums des Kondensators, und der Speicherknotenverbindung. Die konventionelle Wafer-Einbrennanordnung (WBI-Anordnung) wird entsprechend der Wortleitungsanordnung der Speichervor­ richtung realisiert. Darüber hinaus ist jede Knotenbelastung entsprechend der WBI-Operation ebenfalls unterschiedlich. Daher kann das Aussondern nicht exakt durchgeführt werden.

Fig. 2 erläutert eine herkömmliche WBI-Anordnung, die bei einer Speicher­ zellen-Anordnung einsetzbar ist. Eine derartige Anordnung ist durch die DE 195 20 630 A1 bekannt geworden.

Ein Dekoder betätigt eine Wortleitung einer Zelle im Normalbetrieb, um hierdurch eine gewünschte Zelle durch Dekodieren einer Adresse auszuwählen. Der Wortlei­ tungstreiber besteht aus Transistoren 101 bis 106. Der Betrieb des Transistors wird getrennt für den Normalfall und den Belastungsfall erläutert. Das Wa­ fer-Einbrennfreischaltsignal WBI wird ein Signal auf dem Pegel "LOW" im Falle des Normalbetriebs. Ein Vordekodierungssignal ∅PRE1 wird ein Signal auf dem Pegel "LOW". Ein Vordekodierungssignal ∅PRE2 "LOW" ist ein invertiertes Signal des Vordekodierungssignals ∅PRE2. Wenn sich der Transistor in der Wa­ fer-Einbrennbetriebsart befindet, wird das Wafer-Einbrennfreischaltsignal WBI ein Signal auf dem Pegel "HIGH" (hoher Pegel), um hierdurch den Transistor 105 einzuschalten. Weiterhin wird die Wortlei­ tungsbelastungsspannung Vstress über den Pfad zum Entladen der Wortleitung WL angelegt, so daß die Belastung auf die Speicherzelle einwirkt. Eine derartige Betätigungsschaltung kann Oxidationsdefekte des Übertragungstransistors infolge der Wortleitungsbelastung erfassen, kann jedoch keine Belastung auf die Bitleitun­ gen ausüben. Wenn sämtliche Wortleitungen freigeschaltet sind, werden dieselben Daten in die Zellen eingeschrieben, die an die entsprechende Wortleitung angeschlossen sind.

Die DE 43 45 246 C2 beschreibt eine integrierte Halbleiterschaltungseinrichtung mit einer Einbrenntestmoduserkennungseinrichtung und einer Pegelreduzierungsein­ richtung, die auf die Erkennungseinrichtung anspricht zum Reduzieren des Pegels einer bereitgestellten Spannung in Abhängigkeit eines Einbrenntest-Modussignals. Dadurch wird eine innere Schaltung bei der Ausführung eines Einbrenntests an der Halbleiterschaltungseinrichtung nicht beschädigt.

Die Aufgabe der vorliegenden Erfindung ist es, einen Schaltkreis und ein Verfahren für einen Wafereinbrenntest für eine Halbleiterspeichervorrichtung anzugeben, wobei eine gleichzeitige Auswahl aller Wortleitungen auf einfache Weise verhindert wird.

Diese Aufgabe wird von einem Schaltkreis mit den Merkmalen des Anspruchs 1 sowie von einem Verfahren mit den Merkmalen des Anspruchs 6 gelöst.

Bevorzugten Ausführungsformen des Schaltkreises sind Gegenstand der Unteransprüche 2 bis 5.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Aus­ führungsbeispiele näher erläutert. Gleiche oder entsprechende Bezugszeichen bezeichnen gleiche oder entsprechende Teile in der Beschreibung und den Zeich­ nungen. Es zeigt:

Fig. 2 den Aufbau einer konventionellen Wafer-Einbrenntestschaltung;

Fig. 1 den Aufbau einer Wafer-Einbrenntestschaltung gemäß der Erfindung;

Fig. 3 die Wafer-Einbrenntestschaltung und ein Speicherzellen-Array gemäß der Erfindung; und

Fig. 4 schematisch eine äußere Anschlußfläche zum Liefern einer erhöhten Spannung und einer Massespannung, sowie ein Speicherzellen-Array gemäß der Erfindung.

Die Fig. 1 und 3 zeigen Anordnungen, die dazu vorgesehen sind, schwache Bits mittels Durchführung eines Einbrenntests im Wafer-Zustand auszusondern. Die schematische Anordnung einer Speichervorrichtung ist in Fig. 4 gezeigt. Eine Anordnung einer Wafer-Einbrenntestschaltung, die gemäß der vorliegenden Erfin­ dung ausgebildet ist, wird unter Bezugnahme auf Fig. 1 beschrieben. Weiterhin wird unter Bezugnahme auf Fig. 3 eine Schaltungsanordnung geschildert, die dazu dient, eine erhöhte Spannung und eine Massespannung an ein Speicherzellen-Array zu liefern.

Wie aus Fig. 4 hervorgeht, ist der gesamte Chip als LOC-Anordnung (lead on chip; Leitungen auf dem Chip) ausgebildet. Vier Gruppen B1 bis B4, die mehrere Hilfs­ speicherzellen-Arrays (MCA) aufweisen, die aus den zeilen- und spaltenweise ma­ trixförmig angeordneten Speicherzellen bestehen, sind an vier Ecken des Chips angeordnet. Die Anschlußflächen befinden sich im Zentrum des Chips. Die Peripher­ ieschaltungen werden hier nicht beschrieben, sondern nachstehend werden nur jene Teile geschildert, welche sich auf den WBI-Test beziehen.

Es ist schwierig, eine Schaltungsannordnung zu verwirklichen, bei welcher Metalle und Polysilizium-Gates verwendet werden, wenn eine hohe Integrationsdichte gefor­ dert ist. Mit wachsender Integrationsdichte werden die Zellen kleiner, wodurch der Metallabstand verringert wird, so daß Polysilizium und Metall in dem Ver­ drahtungsbereich nicht verbunden werden können. Um dieses Problem zu lösen, wird eine Hilfswortleitungstreiberanordnung (SWD-Anordnung) eingesetzt. Diese Anordnung erfordert eine Metall-Leitung für jeweils 4 WL oder 8 WL, und ist daher günstig zur Vergrößerung der Metallabstände. Daher läßt sich die Erfindung bei einer Speichervorrichtung mit einem SWD-Aufbau einsetzen, anstelle des konven­ tionellen WBI-Aufbaus.

Die Leitungen VSS-C und VSS-T von Fig. 1 werden als Massespannungsleitung VSS der SWD im Normalbetrieb verwendet, und entladen die Wortleitung im Falle der Sperrung der WL. Hierbei sollte sorgfältig darauf geachtet werden, daß die Lei­ tungen VSS-C und VSS-T jeweils eine halbe SWD-Anordnung steuern. Im Falle des Normalbetriebs wird dieselbe Spannung VSS an die Wortleitungen WL-C und WL-T von den äußeren Spannungsversorgungsanschlußflächen VSS und STRESS über ein Schaltteil SW angelegt.

Bei der Wafer-Einbrennbetriebsart empfängt eine Wortleitung ein Massespan­ nungssignal VSS (0 V) und die andere Wortleitung die erhöhte Spannung über das Schaltteil SW, welche ausreichend ist, den Herstellungsfehler auszusondern. Diese Spannungsquellen werden von einer äußeren Massespannungsquelle VSS und einer äußeren Spannungsquelle V_STRESS quelle unter Verwendung der beiden An­ schlußflächen VSS und STRESS an die Schaltung angelegt.

Das Hilfsspeicherzellen-Array MCA von Fig. 4 ist im einzelnen in Fig. 3 dargestellt. Fig. 3 zeigt das Hilfsspeicherzellen-Array MCA und den Hilfswortleitungstreiber SWD zum Treiben der Wortleitungen. Das MCA weist einen Speicherknoten zum Speichern von Daten auf; ein Bitleitungspaar BL/BL, welches zum Speichern von Daten auf dem Speicherknoten oder zum Zugriff auf diese Daten verwendet wird; und einen MOS-Transistor, der durch den Strom gesteuert wird, welcher an die WL angelegt wird. Bei dem MOS-Transistor sind die Source- und Drain-Anschlüsse jeweils an den Speicherknoten und das Bitleitungspaar BL/BL angeschlossen. Die wie voranstehend geschildert aufgebaute Speicherzelle ist als der sogenannte Ein-Transistor-Ein-Kondensator-Typ bekannt. Weiterhin stellt ein Meßverstärker SA, der an den Knoten des Bitleitungspaars BL/BL angeschlossen ist, die Schaltung zum Verstärken der Spannungen zum Speichern oder Auslesen von Daten in den bzw. aus dem Speicherknoten dar. SWD wird durch ein Signal MWEi gesteuert, welches entsprechend der Vorkodierungsoperation des Adressenvordeko­ dierungssignals getrieben wird, und durch Signale PX0(PX0), PX1(PX1), PX2(PX2), PX3(PX3), die durch ein Adressensignal mit Ausnahme einer Adresse erzeugt werden, die zur Erzeugung des Signals MWEi erforderlich ist. Die VSS-Spannungsleitung in dem SWD wird zum Sperren der ausgewählten Wortlei­ tung und der nicht-ausgewählten Wortleitung während des Normalbetriebs verwen­ det. Die VSS-Spannungsleitung wird durch die VSS-C und VSS-T-Leitungen in jedem SWD-Bereich gebildet. Hierbei wird im Falle des Normalbetriebs das Adres­ senvordekodierungssignal MWEi ausgewählt, wenn VSS-C und VSS-T 0 V be­ tragen, und auf jeden Knoten S0, S1, S2 und S3 des SWD-Bereichs vorgeladen (VSS-Vtn). Dann wird eines dieser Signale PX0, PX1, PX2 und PX3 durch das Ad­ ressensignal ausgewählt, welches nicht in Beziehung zum Signal MWEi steht, um hierdurch die Wortleitung zu aktivieren.

Beim Eintritt in die WBI-Testbetriebsart, wie sie in den Fig. 1 und 3 dargestellt ist, wird das Adressensignal gesperrt. In dem Zustand, in welchem MWE1 bis MWEi und PX0 bis PX3 Signale auf dem Pegel "LOW" werden, und PX0 bis PX3, die invertierten Signale von PX0 bis PX3, auf dem Pegel "HIGH" liegen, werden VSS-T und VSS-C abwechselnd als VSS oder die erhöhte Spannung angelegt. Wenn die VSS-C die VSS darstellt, und die VSS-T die erhöhte Spannung, wird nur eine Wortleitung freigeschaltet, welche an eine mit der Bitleitung BL verbundene Zelle angeschlossen ist. Wenn anderer­ seits VSS-C die erhöhte Spannung darstellt, und VSS-T die Massespannung VSS, so wird nur eine Wortleitung freigeschaltet, welche an die mit der Bitleitung BL ver­ bundene komplementäre Zelle angeschlossen ist. Die VSS-Spannungsleitung des Bereichs des Hilfswortleitungstreibers SWD hält die Wortleitung zum Treiben des Übertragungstransistors der Zelle, welche an dieselben Bitleitungen BL und BL angeschlossen ist, auf VSS. Die VSS-Beziehung zwischen der Speicherzelle und dem Hilfswortleitungstreiber-SWD-Bereich ist so ausgebildet, daß im Falle eines WBI-Tests entweder die Wortleitung, die an die Zelle angeschlossen ist, welche mit der Bitleitung BL verbunden ist, oder nur die Wortleitung, die an die mit der Bitlei­ tung BL verbundene komplementäre Zelle angeschlossen ist, getrieben wird, so daß die Speicherknotendaten, die an BL angeschlossen sind, immer dieselben Daten sind, und die Daten des Speicherknotens, der an BL angeschlossen ist, ebenfalls dieselben Daten darstellen.

Charakteristisch für die vorliegende Erfindung ist daher, daß eine Speichervorrich­ tung mit SWD-Anordnung zur Verfügung gestellt wird, welche eine VSS-Spannungsleitung, welche an den SWD Bereich angeschlossen ist, mit der Wortleitung der Zelle verbindet, welche an dieselbe Bitleitung BL angeschlossen ist, und weiterhin die andere VSS-Spannungsleitung an die Wortleitung jener Zelle anschließt, die mit der anderen Bitleitung BL verbunden ist.

Claims (6)

1. Schaltkreis für einen Wafereinbrenntest für eine Halbleiterspeichervorrichtung mit einer Vielzahl von Speicherzellen, die in einer Zeilen/Spaltenmatrix angeordnet sind, umfassend:
einen Hilfswortleitungstreiber (SWD) zum Verbinden einer ersten Wortleitung (WL_C) mit einer ersten Spannungsversorgungsleitung (VSS_C) und einer zweiten Wortleitung (WL_T) mit einer zweiten Spannungsversorgungsleitung (VSS_T) im Ansprechen auf die Pegel von empfangenen Steuersignalen, die gemäß einem kodierten Adressignal erzeugt werden; und
ein Schaftteil (SW) zum Anlegen eines Massepotentials oder einer erhöhten Spannung, welche höher ist als eine normale Versorgungsspannung, an die erste und zweite Spannungsversorgungsleitung (VSS_C, VSS_T) gemäß ei­ nem Betriebsmodus der Halbleiterspeichervorrichtung;
dadurch gekennzeichnet, daß
die erste Wortleitung (WL_C) Speicherzellen adressiert, welche mit einer er­ sten Bitleitung (BL) verbunden sind und daß die zweite Wortleitung (WL_T) Speicherzellen adressiert, welche mit einer zweiten Bitleitung (BL) verbun­ den sind; und daß
während eines Wafereinbrenntestmodus der Halbleiterspeichervorrichtung das Schaltteil (SW) abwechselnd die erhöhte Spannung an die erste oder zweite Spannungsversorgungsleitung (VSS_C, VSS_T) und gleichzeitig das Massepotential an die entsprechende andere Spannungsversorgungsleitung anlegt.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das Schaltteil (SW) wenigstens einen Schalttransistor (T5, T6, T5', T6') umfaßt, welcher die erhöhte Spannung, die an einem äußeren Versorgungsanschluß (STRESS) bereitgestellt wird, im Ansprechen auf den Betriebsmodus der Halbleiterspei­ chervorrichtung an die erste oder zweite Spannungsversorgungsleitung (VSS_C, VSS_T) anlegt.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Hilfswortleitungstreiber (SWD) umfaßt:
eine erste Transistorgruppe, deren Transistoren (T4, T4') entsprechend zwi­ schen der ersten Spannungsversorgungsleitung (VSS_C) und der ersten Wortleitung (WL_C) und zwischen der zweiten Spannungsversorgungsleitung (VSS_T) und der zweiten Wortleitung (WL_T) verbunden sind; und
ein Treibersignalteil (T1, T2, T3, T1', T2', T3'), welches mit den Anschlüssen des Hilfswortleitungstreibers (SWD) und der ersten und zweiten Wortleitung (WL_C, WL_T) verbunden ist und an welches ein vorbestimmtes Signal (MWEi) angelegt wird.

4. Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß das Treibersig­ nalteil umfaßt:
eine zweite Transistorgruppe, deren Transistoren (T3, T3') entsprechend zwi­ schen dem Anschluß, an den das vorbestimmte Signal (MWEi) angelegt wird und der ersten oder zweiten Wortleitung (WL_C, WL_T) verbunden sind und von einem Steuersignal (PXi) gesteuert werden,
eine dritte Transistorgruppe, deren Transistoren (T2, T2') entsprechend zwi­ schen dem Anschluß, an den das Steuersignal (PXi) angelegt wird, und der ersten oder der zweiten Wortleitung (WL_C, WL_T) verbunden sind; und
eine vierte Transistorgruppe, deren Transistoren (T1, T1') entsprechend zwi­ schen dem Gateanschluß einer der Transistoren (T2, T2') der dritten Transi­ storgruppe und dem Anschluß, an den das vorbestimmte Signal (MWEi) ange­ legt wird, verbunden sind, wobei die Gateanschlüsse der Transistoren der vierten Gruppe mit einem konstanten Spannungspotential verbunden sind.

5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß die Transisto­ ren der ersten bis vierten Gruppe NMOS-Transistoren sind.

6. Verfahren für einen Wafereinbrenntest für eine Halbleiterspeichervorrichtung mit einer Vielzahl von Speicherzellen, die in einer Zeilen/Spaltenmatrix ange­ ordnet sind, umfassend folgende Schritte:
Verbinden einer ersten Wortleitung (WL_C) mit einer ersten Spannungsver­ sorgungsleitung (VSS_C) und Verbinden einer zweiten Wortleitung (WL_T) mit einer zweiten Spannungsversorgungsleitung (VSS_T) im Ansprechen auf die Pegel von empfangenen Steuersignalen, die in Übereinstimmung mit de­ kodierten Adressignalen erzeugt werden; und
Anlegen eines Massepotentials oder einer erhöhten Spannung an die erste und zweite Spannungsversorgungsleitung entsprechend einem Betriebsmo­ dus der Halbleiterspeichervorrichtung
dadurch gekennzeichnet, daß die erste Wortleitung (WL_C) Speicherzelten adressiert, welche mit einer ersten Bitleitung (BL) verbunden sind und das die zweite Wortleitung (WL_T) Speicherzellen adressiert, die mit einer zweiten Bitleitung (BL) verbunden sind; und
daß während eines Wafereinbrenntestmodus der Halbleiterspeichervorrich­ tung das Massepotential und die erhöhte Spannung abwechselnd an die Spannungsversorgungsleitungen (VSS_C, VSS_T) in einer Art und Weise angelegt werden, daß die erhöhte Spannung an nur eine der Wortleitungen zu jedem Zeitpunkt angelegt wird, wogegen das Massepotential gleichzeitig an die andere Wortleitung angelegt wird.