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ALLGEMEINER
STAND DER TECHNIK
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Die
vorliegende Erfindung betrifft Speicherbauelemente wie etwa dynamische
Direktzugriffspeicher (DRAMs) und insbesondere ein Verfahren und eine
Vorrichtung zum Erfassen und/oder Steuern bestimmter mit Speicherzellen
des DRAM assoziierter Leckströme.
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Zum
besseren Verständnis
bestimmter Probleme, mit denen die Anmelderin konfrontiert ist,
und der erfindungsgemäßen Lösung dieser
Probleme wird zuerst auf 1 Bezug genommen, die ein aus Speicherzellen 11 bestehendes
Speicherarray 10 zeigt. Zum Zweck der Darstellung ist das
Array 10 mit M Zeilen gezeigt, mit einem Zeilenleiter oder
einer Wortleitung (WL) pro Zeile, und mit N Spalten, mit einem Spaltenleiter
oder einer Bitleitung (BL) pro Spalte. Eine Speicherzelle 11 befindet
sich am Schnittpunkt jedes Zeilen- und Spaltenleiters. Die Zeilenleiter
oder Wortleitungen werden von einer Zeilendecodierer- und -treiberschaltung 20 angesteuert,
und die Spaltenleiter oder Bitleitungen werden von einer Spaltendecodierer-
und -treiberschaltung 30 angesteuert. Eine Schreib-/Leseschaltung 40 enthält eine Schaltungsanordnung
zum Schreiben von Informationen auf die Bitleitungen zur Übertragung
zu ausgewählten
Speicherzellen und eine Schaltungsanordnung zum Erfassen von von
ausgewählten
Speicherzellen gelesenen und auf die Bitleitungen gekoppelten Informationen.
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Beim
Betrieb des Speicherarrays von 1, wo die
Speicherzellentransistoren MOS-Transistoren vom N-Leitfähigkeitstyps
sind und wo das an den Speicher angelegte Arbeitspotential VDD Volt
(z.B. +5 Volt) und Masse (z.B. null Volt) beträgt, wird im allgemeinen eine
Wortleitung aktiviert (ausgewählt
oder freigegeben), indem daran eine „hohe" Spannung (z.B. VDD Volt) ange legt wird,
und die Wortleitung wird deaktiviert (nicht ausgewählt, blockiert
oder im Standby-Zustand), indem daran eine „niedrige" Spannung (z.B. null Volt) angelegt
wird. In 1 werden die M Wortleitungen
des Arrays 10 selektiv mit Hilfe einer Zeilentreiberschaltung 20 freigegeben,
die M Decodierer-/Treiberschaltungen aufweist, von denen jede von
dem in 2 gezeigten Typ sein kann. Der Decodierertreiber
von 2 enthält
einen Transistor P1 vom P-Typ, bei dem der Source-Drain-Weg zwischen
einen Signalanschluß 211 und
einen Ausgangsanschluß 213 geschaltet
ist, an den seine assoziierte Wortleitung (WL) angeschlossen ist.
Das Substrat 212 von P1 ist mit einem Anschluß 214 verbunden,
an den ein festes Potential (z.B. VDD Volt) angelegt wird. Die Source-Drain-Wege
der Transistoren N1 und N2 sind zwischen dem Ausgangsanschluß 213,
der mit einer Wortleitung (WL) verbunden ist, und einem Anschluß 216,
an den Massepotential angelegt ist, parallel geschaltet. Die Substrate 217 von
N1 und N2 werden ebenfalls zu Massepotential zurückgeführt. Ein erstes teilweise decodiertes Signal
RDEC wird an die Gateelektroden der Transistoren P1 und N1 angelegt,
und ein zweites teilweise decodiertes Signal WLD wird an den Signalanschluß 211 angelegt.
Ein Signal WLK (in der Regel der Kehrwert von WLD) wird an die Gateelektrode
von N2 angelegt, damit die Wortleitung für bestimmte Eingangssignalbedingungen
selektiv an Masse geklemmt werden kann.
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Die
Schaltung von 2 wird dazu verwendet, eine
ausgewählte
Wortleitung zu aktivieren. Wenn das Signal RDEC auf „L" und das Signal WLD ein „H" (und WLK auf „L") ist, wird an die
Wortleitung ein „H" angelegt und sie
aktiviert und die Speicherzellentransistoren freigegeben, deren
Gateelektroden mit der Wortleitung verbunden sind. Wenn das Signal RDEC
auf „H" ist und/oder wenn
das Signal WLK auf „H" ist, wird ein „L" (z.B. Masse) an
die Wortleitung angelegt und sie wird als „deselektiert" oder „deaktiviert" angesehen, da die
Speicherzellentransistoren, deren Gateelektroden mit der Wortleitung
verbunden sind, abgeschaltet sind. Somit kann die Schaltung von 2 dazu
verwendet werden, entweder eine Aktivierungsspannung (Einschaltspannung)
(z.B. VDD Volt) an die Wortleitungen anzulegen oder eine Deaktivierungsspannung
(Abschaltspannung) (z.B. null Volt) an die Wortleitungen anzulegen.
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In
dem am 16. Mai 1995 an Ohira erteilten US-Patent Nr. 5,416,747 wird
eine Nichtselektionspegelspannung auf eine Spannung unter dem Massepotential
gesetzt, wenn ein oberer Adreßdecodierer
nicht ausgewählt
ist, um einen Leckstrom von Speicherzellen zu reduzieren. In dem
am 24. Februar 1976 an Coontz erteilten US-Patent Nr. 3,940,740 werden
in dem Speicherarray redundante Zeilen vorgesehen, die anstelle
von Zeilen aktiviert werden können,
die fehlerhafte Bauelemente enthalten, die nicht freigegeben sind.
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In
US 4,610,003 liefert eine
Treiberschaltung eine Abschaltspannung an eine DRAM-Zelle und eine
Ladungspumpschaltung reduziert ständig den Wert der Spannung
an der Gateelektrode des DRAM-Zellentransistors.
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Die
Fähigkeit,
eine einzelne festgelegte Abschaltspannung anzulegen, ist bei einigen
Anwendungen nicht zufriedenstellend. Am besten wird dies erläutert, indem
angemerkt wird, daß die
Speicherzellen von DRAMs Leckströmen
unterworfen sind, die die in den Speicherzellen des DRAM gespeicherten
Daten zerstören
können.
Es ist deshalb notwendig, die Zellen eines Speicherarrays zu testen,
um sicherzustellen, daß ihr
Lecken innerhalb von annehmbaren Grenzen liegt. Wenn beispielsweise
die Speicherzellentransistoren vom N-Leitfähigkeitstyp sind, erfolgt das
Testen normalerweise, indem zuerst die Wortleitungen des Speicherarrays
aktiviert werden, indem an sie eine hohe Spannung angelegt und in die
Zellen ein „H" geschrieben wird,
indem ihre Speicherkondensatoren auf eine hohe Spannung geladen werden.
Dann werden die Wortleitungen deaktiviert, indem null Volt für einen
bekannten Zeitraum an die Wortleitungen angelegt wird. Nach dem
Verstreichen des bekannten Zeitraums werden die Speicherzellen selektiv
ausgelesen, um ihren Datenerhalt zu bestimmen. Mit der Schaltung
von 2 wird, wenn eine Wortleitung deaktiviert ist,
eine einzelne festgelegte Abschaltspannung von beispielsweise null
Volt an eine Wortleitung angelegt, wenn sie deselektiert wird.
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Dies
ist nicht zufriedenstellend, weil das Lecken der Speicherzellentransistoren
als eine Funktion der Amplitude und Polarität der an ihre Gateelektroden
angelegten Abschaltspannung variiert, wie in 4 gezeigt.
Somit gestattet die Schaltung von 2 kein Testen
des Leckens der Speicherzellen für
verschiedene Werte einer an die Wortleitungen angelegten Abschaltspannung.
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Dementsprechend
besteht eine Aufgabe der vorliegenden Erfindung in der Bereitstellung
einer Schaltungsanordnung, um das Anlegen verschiedener Werte von
Abschaltspannungen an die Wortleitungen eines Speicherarrays zu
ermöglichen.
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Eine
weitere Aufgabe der vorliegenden Erfindung besteht darin, Leckströme wie etwa
das gateinduzierte Drainleckengate induced drain leakage (GIDL)(L)
von Speicherzellentransistoren für
verschiedene Werte einer Wortleitungsspannung zu erfassen.
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Eine
Aufgabe der vorliegenden Erfindung besteht außerdem darin zu bestimmen,
ob bestimmte Abschaltspannungen Leckströme wie etwa GIDL reduzieren
oder erhöhen.
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KURZE DARSTELLUNG
DER ERFINDUNG
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Die
Erfindung der Anmelderin besteht teilweise in der Erkenntnis, daß es wünschenswert und/oder
erforderlich sein kann, ein Speicherarray zu testen oder zu betreiben,
indem an die Wortleitungen eines Speicherarrays verschiedene Werte
von Abschaltspannungen angelegt werden. Insbesondere hat die Anmelderin
erkannt, daß es
wünschenswert ist,
das Lecken von Speicherzellentransistoren zu testen, indem Abschaltspannungen
an ihre Gateelektroden angelegt werden, die hinsichtlich Amplitude und
Polarität
die an ihre Gateelektroden angelegte normale Abschaltspannung übersteigen.
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Die
Anmelderin hat auch erkannt, daß es wünschenswert
und/oder notwendig sein kann, ein Speicherarray herzustellen, das
eine Schaltungsanordnung enthält,
damit verschiedene Abschaltspannungen an die Wortleitungen des Speicherarrays
angelegt werden können.
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Die
Erfindung der Anmelderin besteht auch in einer Schaltungsanordnung
zum Anlegen entweder einer normalen Abschaltspannung (z.B. null
Volt für
einen Transistor vom N-Typ) oder einer Abschaltspannung, die größer ist
als normal (z.B. –1
Volt für einen
Transistor vom N-Typ),
an die Gateelektroden von Speicherzellentransistoren.
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Die
Erfindung verkörpernde
Speichersysteme enthalten eine Schaltungsanordnung zum Anlegen einer
ersten Abschaltspannung an ausgewählte Wortleitungen, um die
Stromleitung im Hauptleitungsweg der Speicherzellen transistoren
abzuschalten, deren Gateelektroden an diese Wortleitungen angeschlossen
sind, und zum selektiven Anlegen einer erhöhten Abschaltspannung an ausgewählte Wortleitungen
zum schärferen
Abschalten der Speicherzellentransistoren, deren Gateelektroden
an diese Wortleitungen angeschlossen sind.
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Bei
einer Ausführungsform
der Erfindung werden Abschaltspannungen mit einem Wertebereich an
die Wortleitungen angelegt, um die Anfälligkeit der Speicherzellen
gegenüber
einem gateinduzierten Drainleckstrom (GIDL) zu testen. Für einen ersten,
an die Wortleitungen angelegten Bereich von erhöhten Abschaltspannungen nimmt
der Leckstrom der Transistoren, deren Gateelektroden an die Wortleitungen
angeschlossen sind, ab. Bei einer weiteren Erhöhung der an die Wortleitungen
angelegten Abschaltspannung nimmt der Leckstrom der Transistoren
zu, deren Gateelektroden an die Wortleitungen angeschlossen sind.
Anhand der Bestimmung des Bereichs der Abschaltspannung, für die das
Lecken ein Minimum ist, und des Bereichs, für den das Lecken zunimmt, kann
die Grenze der Amplitude einer Abschaltspannung gesetzt werden und
ein entsprechender Bereich von Abschaltspannungen ausgewählt werden.
Außerdem
können
die Abschaltspannungen, die normalerweise den Leckstrom erhöhen, dazu
verwendet werden, die Anfälligkeit
der Speicherzellentransistoren gegenüber gateinduzierten Drainleckströmen (GIDL)
zu testen. Dieses Testen ermöglicht
die Detektion und Korrektur oder Zurückweisung von potentiell fehlerhaften
Speicherprodukten, was zur Herstellung eines zuverlässigeren
Produkts führt.
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Ein
die Erfindung verkörperndes
Verfahren beinhaltet die folgenden Schritte: (a) Schreiben eines zu
speichernden bestimmten Signalzustands (z.B. ein H) in die Speicherzellen
eines Speicherarrays; (b) Anlegen einer ersten Abschaltspannung
für einen ersten
Zeitraum an ausgewählte
Wortleitungen des Speicherarrays; (c) Erfassen des Inhalts der Speicherzellen,
um gegebenenfalls den Effekt von Leckströmen mit der ersten Abschaltspannung
auf ausgewählte
Speicherzellen zu bestimmen; (d) erneutes Schreiben des bestimmten
Signalzustands in das Speicherarray; (e) Anlegen einer zweiten Abschaltspannung
für einen
Zeitraum, der im allgemeinen gleich dem ersten Zeitraum ist; und
(f) Erfassen des Inhalts der Speicherzellen, um den Effekt von Leckströmen für den zweiten
Wert einer Abschaltspannung auf die ausgewählten Speicherzellen zu bestimmen;
und wobei eine der ersten und zweiten Abschaltspannung eine größere Amplitude
als die andere aufweist.
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Dementsprechend
enthalten die Erfindung verkörpernde
Speichersysteme Schaltungen zum Testen der Anfälligkeit der Speicherzellen
für ein gateinduziertes
Drainlecken (GIDL) als Funktion der Abschaltspannung. Das Testen
der Speicherzellen kann dazu verwendet werden, die Wortleitungsabschaltspannung
zu setzen und/oder fehlerhafte Zeilen und Spalten durch redundante
Zeilen und Spalten zu ersetzen und/oder fehlerhafte Speicherarrays
zurückzuweisen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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In
den beiliegenden Zeichnungen bezeichnen gleiche Bezugszeichen gleiche
Komponenten. Es zeigen:
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1 ein
Blockschaltbild eines DRAM-Speicherarrays nach dem Stand der Technik;
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2 ein
Schemadiagramm einer Decodierer-/Treiberschaltung
nach dem Stand der Technik;
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3A ein
vereinfachtes Schemadiagramm einer einzelnen Speicherzelle;
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3B ein
Querschnittsdiagramm der Schaltung von 3A, das
das Vorliegen parasitärer Übergänge zeigt;
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3C ein
Schemadiagramm des Speichers von 3A mit
in 3B gezeigten parasitären Dioden;
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4 ein
Diagramm des mit Speicherzellentransistoren assoziierten Hauptstroms
(IDS) und Leckstroms (IL) als Funktion der Gatespannung;
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5 ein
Testmodus-TM-Signal gemäß der vorliegenden
Erfindung;
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6A ein
Schemadiagramm einer die Erfindung verkörpernden Decodierer-/Treiberschaltung und
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6B ein
Schemadiagramm einer die Erfindung verkörpernden weiteren Decodierer-/Treiberschaltung.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Zum
besseren Verständnis
der folgenden Beschreibung der Erfindung wird zuerst ein Leckmechanismus
untersucht, der ein Hauptanliegen ist. Eine Speicherzelle 11 des
in 1 gezeigten Speicherarrays 10 enthält einen
Transistor T1 und einen Speicherkondensator C1. Wie weiter in den 3A, 3B und 3C detailliert
weist der Transistor (T1) eine Gateelektrode 13 auf, die
mit ihrer assoziierten Wortleitung (WL) verbunden ist, eine erste Elektrode 14,
die als Source- oder Drainelektrode fungiert und mit ihrer assoziierten
Bitleitung (BL) verbunden ist, und eine zweite Elektrode 15,
die eben falls als eine Drain- oder Sourceelektrode fungiert und
mit einem Ende eines Speicherkondensators C1 verbunden ist. 3B ist
ein Querschnittsdiagramm der Speicherzelle von 3A und
zeigt, daß N-Gebiete 14 und 15 in
einem P-Substrat 16 ausgebildet sind. Die Gebiete 14 und 15 definieren
die Enden des Hauptleitungswegs im Substrat 16. Das N-Gebiet 14 bildet
ebenfalls einen PN-Übergang,
wobei das Substrat 16 als eine „parasitäre" Diode D1 identifiziert ist, und auch
das N-Gebiet 15 bildet einen PN-Übergang, wobei das Substrat 16 als
eine „parasitäre" Diode D2 identifiziert
ist. Diese parasitären
Dioden D1 und D2 können
die Quelle des Leckens sein, wie unten beschrieben. Die Dioden D1
und D2 werden normalerweise in Sperrichtung vorgespannt betrieben,
indem die Substratspannung negativer gehalten wird als die Spannungen
an den Source-/Draingebieten 14 und 15. In 3B ist
das Substrat 16 geerdet gezeigt. Jedoch kann eine kleine
negative Vorspannung von Vbb Volt (wobei Vbb beispielsweise gleich –1 Volt
ist) an das Substrat 16 angelegt sein. 3C ist
ein Schemadiagramm der Speicherzelle von 3B mit den
parasitären
Dioden D1 und D2. Zur leichteren Veranschaulichung in der folgenden
Erörterung
wird angenommen, daß die
Speicherzellentransistoren (T1) Metalloxidhalbleiter-(MOS)-Transistoren vom N-Leitfähigkeitstyp
sind. Transistoren vom N-Typ werden lediglich beispielhaft verwendet,
und stattdessen könnten
andere Arten von Transistoren (z.B. vom P-Typ) verwendet werden.
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Zur
leichteren Erläuterung
in der folgenden Erörterung
sei angemerkt, daß ein
MOS-Transistor ein Bauelement ist, das folgendes aufweist: (a) Source-
und Drainelektroden, die die Enden eines Hauptleitungswegs definieren:
und (b) eine Gateelektrode, die über
dem Hauptleitungsweg liegt, dessen angelegte Spannung die Leitfähigkeit
des Haupleitungswegs definiert. Ein Transis tor vom N-Typ wird durchgeschaltet,
wenn sein Gatepotential sein Sourcepotential um mehr als die Schwellwertspannung
(Vt) des Transistors übersteigt.
Die Sourceelektrode des Transistors vom N-Typ ist definiert als
die eine der ersten und zweiten Elektroden mit dem daran angelegten
niedrigeren Potential. Da ein Transistor vom N-Typ (sowie ein Transistor
vom P-Typ) bei Betrieb als Tortransistor bidirektional leiten kann,
dann ist die Frage, welche Elektrode die Sourceelektrode ist und welche
die Drainelektrode ist, eine Funktion des an diese Elektroden angelegten
Potentials.
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Wie
in der Technik wohlbekannt ist, können eine logische „0" oder eine logische „1" in eine Speicherzelle 11 geschrieben
und darin gespeichert werden. Wenn das Arbeitspotential an dem Speicherarray
VDD Volt (z.B. 5 Volt) und Masse (z.B. null Volt) beträgt, kann
zum Zweck der Veranschaulichung angenommen werden, daß: (a) ein
Signal mit einer logischen „0" oder einem L ein
Signal mit einem Wert von null oder nah bei null Volt ist und (b)
ein Signal mit einer logischen „1" oder H ein Signal mit einem Wert von
VDD oder in der Nähe
von VDD Volt ist.
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Informationen
werden in eine Speicherzelle 11 geschrieben, wenn ihr Tortransistor
freigegeben ist (z.B. durch Anlegen von beispielsweise VDD Volt an
die an ihre Gateelektrode 13 angelegte WL durchgeschaltet
ist). Eine logische Null kann dann in die Speicherzelle geschrieben
werden, indem an die an die Elektrode 14 angeschlossene
Bitleitung null Volt angelegt werden. Der Kondensator C1 kann dann über den
Drain-Source-Weg des Transistors T1 gegen Masse entladen werden.
T1 kann dann abgeschaltet werden, indem null Volt an die an seine
Gateelektrode angeschlossene WL angelegt werden, und C1 bleibt bei
oder in der Nähe
von null Volt.
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Eine
logische „1" wird in eine Speicherzelle geschrieben,
wenn ihr T1 wie oben angemerkt durchgeschaltet ist und durch Anlegen
von VDD Volt an die an ihre Drainelektrode angeschlossene Bitleitung. Der
Kondensator C1 wird über
den Source-Drain-Leitungsweg des T1 auf VDD aufgeladen. T1 kann
dann durch das Anlegen von null Volt an seine Gateelektrode abgeschaltet
werden. Der Kondensator C1 wird auf dem hohen Potential ([VDD-Vt]Volt) aufgeladen bleiben,
auf das er geladen wurde, außer
wenn Leckströmen
vorliegen, die C1 im allgemeinen gegen Masse entladen. Zum Zweck
der Veranschaulichung sei angenommen, daß, wenn eine logische „1" in eine Speicherzelle 11 geschrieben
wird, der Speicherkondensator C1 auf eine Spannung von beispielsweise +5
Volt aufgeladen wird. Nach dem Schreiben einer „Eins" (oder einer „0") in eine Zelle 11 wird die
Gatespannung des Speicherzellentransistors T1 auf „L" (z.B. null Volt)
gesteuert, um den Transistor T1 abzuschalten. Der Transistor T1
bleibt abgeschaltet (d.h. in einem „Standby"-Zustand)
bis zu einer nachfolgenden Lese-, Auffrisch- oder Neubeschreibungsoperation mit
der Erwartung, daß der
Kondensator C1 auf oder in der Nähe
von +5 Volt geladen bleibt. Wenn sich jedoch die Gatespannung von
T1 auf Null befindet, während
seine Drainelektrode auf +5 Volt ist, befindet sich die Gateelektrode
auf negativen 5 Volt relativ zur Drainelektrode. Bei extrem kleinen
Transistoren induziert diese Spannung am Übergang der Drainelektrode 15 zum
Substrat 16 ein hohes elektrisches Feld. Dieses hohe elektrische
Feld bewirkt das Fließen
eines Leckstroms von der Drainelektrode 15 in das Substrat 16,
wodurch im allgemeinen der Kondensator C1 entladen wird. Unter Bezugnahme
auf 3C würde
der Kondensator C1 über
den vom Kondensator C1 durch den Umkehrweg von D2 in das Substrat 16 fließenden Leckstrom
(IL) entladen werden. Falls zuviel Ladung wegleckt, erzeugt die Speicherzelle
beim nächsten
Auslesen kein korrektes Ausgangssignal.
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Wenn
die WL, mit der die Gateelektrode von T1 verbunden ist, auf null
Volt liegt, wird T1 abgeschaltet. In dem zwischen dem Source- und
Draingebiet von T1 liegenden „Hauptleitungsweg" fließt nur ein
unter dem Schwellwert liegender Strom. Außerdem kann ein Leckstrom von
C1 über
Diode D2 in das Substrat fließen.
Diese Leckströme
entladen im allgemeinen C1 und bewirken, falls sie ausreichende Amplitude
aufweisen, einen Ausfall, da der Wert des in der Speicherzelle gespeicherten
Datenbits zerstört wird. 4 ist
ein beispielhaftes Diagramm, das den Stromfluß (IDS) in dem Hauptleitungsweg
eines Transistors als Funktion der Gatespannung und den Effekt des
Erhöhens
der an die Gateelektrode angelegten Abschaltspannung auf das Fließen von
Leckstrom (z.B. gateinduzierten Drainleckstrom GIDL) zeigt. Wenn
die Gate-Source-Spannung (VGS) unter der Schwellwertspannung (Vt)
liegt, fließt
in dem Source-Drain-Weg nur ein unter dem Schwellwert liegender
Strom. Dieser Strom nimmt mit zunehmender Abschaltspannung bis auf
eine Gatespannung von (–)VA
Volt ab, wie in 4 gezeigt. Die Anmelderin erkannte
außerdem,
daß, wenn
die Gate-Source-Spannung über einen
Bereich bis (–)VA
Volt geringfügig
negativ gemacht wird, der unter dem Schwellwert liegende Leckstrom
weiterhin abnimmt. Der Wert von (–)VA kann von –1 V bis –3 V reichen; die
eigentliche Zahl ist dabei stark von der Technologie und den Prozessen
abhängig,
die zum Herstellen der Transistoren verwendet werden. Wie in 4 gezeigt,
nimmt jedoch, wenn die Gate-Source-Spannung eines Transistors vom
N-Typ signifikant
negativer als –VA
Volt gemacht wird (d.h., wenn die Amplitude der Abschaltspannung über einen
bestimmten Pegel angehoben wird), der Leckstrom (GIDL) durch die
parasitären
Dioden signifikant zu und insbesondere durch D2, wenn die Drainelektrode
durch die Ladung auf dem Speicherkondensator positiv vorgespannt
ist.
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Wie
oben angemerkt besteht die Erfindung der Anmelderin teilweise in
der Erkenntnis, daß das Lecken
von Transistoren der Speicherzellen eines Speicherarrays auf verschiedene
Werte von Abschaltspannungen getestet werden könnte, um zu bestimmen, wie
der Leckstrom als Funktion von zunehmenden und abnehmenden Werten
von Abschaltspannungen variiert. Bei Transistoren vom N-Typ sind
dies Spannungen, die die Gateelektrode des Transistors relativ zu
seiner Sourceelektrode negativ machen. Dieses Testen ermöglicht,
die Stelle von fehlerhaften Zellen zu detektieren, so daß sie durch
Zellen aus einer redundanten Zeile oder Spalte (nicht gezeigt) ersetzt
werden können.
Falls zu viele fehlerhafte Zellen vorliegen, so daß die redundanten Zeilen
und Spalten nicht ausreichen, könnte
der Speicherchip als Alternative zurückgewiesen werden. Das Testen
ermöglich
außerdem,
die optimale Abschaltgatespannung oder das optimale Design der Speichertransistoren
zu bestimmen.
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Die
Erfindung der Anmelderin besteht außerdem auch in einer Decodiererschaltungsanordnung wie
in 6A gezeigt, durch die verschiedene Spannungen
(z.B. Masse oder Vbb Volt) selektiv an ausgewählte Wortleitungen angelegt
werden können. 6A enthält einen
Transistor P1 wie in 2 zum selektiven Liefern einer
hohen Spannung an die Wortleitung (WL). Im Gegensatz zu 2 sind
jedoch in der Schaltung von 6A die
Transistoren N1 und N2 in einer isolierten P-Mulde 51 ausgebildet, damit
eine negative Vorspannung von Vbb Volt an die P-Mulde 51 an
einem Anschluß 52 davon
angelegt werden kann. Vbb kann beispielsweise gleich –1 Volt sein.
Vbb kann jedoch so ausgewählt
sein, daß es eine
beliebige Spannung zwischen Vt und –VA Volt ist. Die Sourceelektroden 53s und 54s von
N1 und N2 sind mit einem Knoten 41 verbunden. Die Schaltung
von 6A ermöglicht
das Anlegen entweder von Masse oder Vbb Volt an Knoten 41.
Die Transistoren N1 und N2 fungieren bei Freigabe dahingehend, jede
an Knoten 41 anliegende Spannung an die Wortleitung (WL)
zu koppeln.
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Der
Source-Drain-Weg eines Transistors N3 ist zwischen Knoten 41 und
einem Knoten 42 geschaltet, an den Vbb Volt angelegt werden.
Außerdem
ist der Source-Drain-Weg eines Transistors N4 zwischen Knoten 41 und
einem Knoten 43 geschaltet, an den Massepotential angelegt
ist. Die Substrate der Transistoren N3 und N4 und die Sourceelektrode von
N3 sind an einen Anschluß 55 angeschlossen, an
den Vbb Volt angelegt sind. Ein als TM (in 5 gezeigt)
bezeichnetes Testsignal wird an die Gateelektrode von N3 und den
Eingang 45 eines Inverters 46 angelegt, dessen
Ausgang an die Gateelektrode von N4 angelegt wird und dessen Arbeitspotential VDD
und Vbb beträgt.
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Folgendes
ist die Funktionsweise der Schaltung von 6A. Es
sei angenommen, daß das
Testsignal TM entweder einen Wert „L" von Vbb Volt, was den „standardmäßigen" oder „normalen" Zustand definiert,
oder einen Wert „H" von VDD Volt aufweist, was
den „Testzustand" definiert, für den eine
erhöhte Abschaltspannung
für das
Anlegen an die Wortleitungen verfügbar gemacht wird. Wenn während des standardmäßigen Arbeitszustands
TM auf L ist, dann ist somit der Ausgang des Inverters 46 auf
H, und dieses H wird an die Gateelektrode des Transistors N4 angelegt,
wodurch er durchgeschaltet wird. Wenn N4 durchgeschaltet wird, klemmt
er Knoten 41 an Masse. Gleichzeitig bewirkt das Anlegen
von Vbb Volt an die Gateelektrode von N3, daß er abgeschaltet wird.
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Während des
standardmäßigen Arbeitszustands
werden somit die Sourceelektroden der Transistoren N1 und N2 über die
relativ niedrige Source-Drain-Impedanz von N4 nach Masse zurückgeführt. Wenn
die Transistoren N1 und/oder N2 durchgeschaltet werden, wird das
Massepotential an Knoten 41 dann an die Wortleitung (WL)
angelegt.
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Während des
Testarbeitszustands geht das Signal TM hoch auf VDD Volt. Das an
den Eingang des Inverters 46 angelegte hohe TM-Signal bewirkt, daß sein Ausgang
auf Vbb Volt geht, wobei diese Spannung an die Gateelektrode von
N4 angelegt wird, was bewirkt, daß er abschaltet. Gleichzeitig
wird das hohe TM-Signal an die Gateelektrode des Transistors N3
angelegt, was bewirkt, daß er
durchschaltet. Wenn N3 durchgeschaltet wird, klemmt er den Knoten 41 an
die an den Anschluß 55 angelegten Vbb
Volt und macht somit Vbb Volt an den Sourceelektroden der Transistoren
N1 und N2 verfügbar.
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Die
Funktionsweise der Decodiererschaltung von 6A kann
somit wie folgt zusammengefaßt werden.
Für den
Zustand, wo RDEC oder WLK (oder beide) auf H sind, wird die Wortleitung
(WL) über
N1 und/oder N2 an Knoten 41 geklemmt. Die Spannung an Knoten 41 wird
entweder gleich Masse sein, wenn TM auf L ist, oder wird auf Vbb
Volt sein, wenn TM auf H ist. Somit ermöglicht die Schaltung von 6A das Anlegen
entweder von Massepotential oder Vbb Volt an die Wortleitung. Für den Zustand,
wenn RDEC und WLK auf L sind und WLD auf H ist (z.B. VDD), wird
ein H an WL angelegt, wodurch die Speicherzellentransistoren vom
N-Typ, deren Gateelektroden an WL angeschlossen sind, durchgeschaltet
werden.
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Bei
der in die Zeilendecodierer- und -treiberschaltung 20 von 1 integrierten
Schaltung von 6A kann das Speicherarray 10 im
standardmäßigen Arbeitszustand
(Masse an ausgewählte
oder alle Wortleitungen angelegt) oder unter „Testbedingungen", wenn eine negative
Spannung an bestimmte (oder alle) Wortleitungen angelegt ist, auf
ein Lecken hin getestet werden.
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In
der Standardbetriebsart wird das Signal TM auf einen Wert „L" (z.B. Vbb Volt)
gesetzt. Ein „H" (z.B. VDD Volt)
kann in alle (oder nur ausgewählte) Speicherzellen
des Arrays geschrieben werden, indem ihre Speicherkondensatoren
auf oder fast auf VDD Volt geladen werden. Nach der „H"-Schreiboperation
koppelt der Decodierer eine Spannung von null Volt an bestimmte
(oder alle) Wortleitungen des Speicherarrays für einen vorbestimmten Zeitraum.
Nach dem vorbestimmten Zeitraum können die Speicherzellen, in
die ein „H" geschrieben wurde,
auf die Bitleitungen und auf die Leseverstärker ausgelesen werden, um
den Grad des Lecks zu bestimmen und/oder ob die in der Speicherzelle
gespeicherten Daten erhalten worden sind.
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In
dem „Testmoduszustand" wird das Signal TM
auf einen „H"-Wert (z.B. VDD Volt)
gesetzt. Dies ermöglich
es der Decodiererschaltung, danach eine Spannung von Vbb Volt (z.B. –1 Volt)
an die Wortleitungen anzulegen. Ein „H" (z.B. VDD Volt) kann in alle (oder
nur ausgewählte)
Speicherzellen des Arrays geschrieben werden, indem ihre Speicherkondensatoren
auf oder fast auf VDD Volt geladen werden. Nach der „H"-Schreiboperation
koppelt der Decodierer eine Spannung von Vbb Volt an bestimmte (oder
alle) Wortleitungen des Speicherarrays für eine vorbestimmte Zeitperiode.
Nach der vorbestimmten Zeitperiode können die Speicherzellen, in
die ein „H" geschrieben wurde,
auf die Bitleitungen und ihre entspre chenden Leseverstärker ausgelesen
werden, um den Grad des Lecks und/oder das Ausmaß zu bestimmen, in dem die
in der Speicherzelle gespeicherten Daten gehalten wurden. Das Testen
des Speicherarrays 10 kann für viele verschiedene zunehmende
Werte der Abschaltspannung im Bereich von Vt Volt bis –VA Volt
(und sogar noch negativer) wiederholt werden. Die Ergebnisse des
Testens der Speicherzellen unter Standardbedingungen können mit
den Ergebnissen verglichen werden, die unter einer oder mehreren „Testbedingungen" erhalten werden.
Anhand des Vergleiches kann die Stelle von schwachen oder schlechten
Zellen detektiert werden, die zu stark lecken oder eine Anfälligkeit
für Lecken aufweisen,
und der Vergleich kann benutzt werden für ihren Austausch mit „guten" Zellen von redundanten
Zeilen und Spalten. Alternativ kann das Testen dazu verwendet werden,
fehlerhafte Chips zurückzuweisen.
Noch weiter kann das Testen den optimalen Bereich der Gatespannung
im Bereich zwischen Vt und –VA
anzeigen, der für
den Betrieb mit geringstem Lecken an das Speichersystem anzulegen
ist.
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Es
sollte offensichtlich sein, daß die
Schaltung von 6A das leichte Anlegen verschiedener Werte
der Abschaltspannung an die Wortleitungen des Arrays gestattet.
Während
des Testens des Speicherarrays kann die Spannung Vbb in Stufen über einen
Bereich variiert werden, der beispielsweise von Vt Volt bis –3 Volt
oder mehr reichen kann. Dies gestattet, die optimale anzulegende
Abschaltspannung zu bestimmen, um Leckströme zu minimieren, und den benötigten Spielraum
für einen
sicheren Betrieb. Es sollte außerdem
offensichtlich sein, daß der
Speicherchip infolge des Testens mit einer nicht gezeigten Schaltungsanordnung
derart aufgestattet werden kann, daß die Wortleitungsspannung
zwischen VDD (für
das Durchschalten) und einer optimalen Abschalt spannung, die eine
andere als null Volt sein kann, variiert.
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Die
Schaltung von 6A kann wie in 6B gezeigt
modifiziert werden, wo die Sourceelektrode von N2a an Masse angeschlossen
ist, während
die Sourceelektrode von N1 weiterhin mit Knoten 41 verbunden
ist, an den die Drainelektroden von N3 und N4 angeschlossen sind.
In der Schaltung von 6B muß N2 abgeschaltet werden, wenn
das Signal TM auf H ist, um zu vermeiden, daß die Vbb Volt aufgeteilt werden.
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Die
Schaltungen und ihre Funktionsweise sind unter der Annahme beschrieben
worden, daß die
Speicherzellentransistoren (T1) vom N-Leitfähigkeitstyp sind. Es versteht
sich jedoch, daß Transistoren
vom P-Typ bei der entsprechenden Änderung der angelegten Spannung
substituiert werden könnten (z.B.
schaltet ein Transistor vom P-Typ ab, wenn seine Gatespannung gleich
seiner Sourcespannung oder positiver ist, und die Sourceelektrode
eines Transistors vom P-Typ ist jene Elektrode, an die das positivere
Potential angelegt ist).