CN116665749A - 存储芯片的测试方法及其装置 - Google Patents
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Abstract
本申请提供一种存储芯片的测试方法及其装置，该方法包括：在待测存储芯片的存储单元中写入测试数据；从所述存储单元中读取存储数据；根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；其中，所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。本申请可以使得通过对比写入数据和读出数据更有效检测到漏电流的存在，也更有效检测到所述待测存储芯片中是否存在漏电流问题，以及有效检测到哪些存储单元和字线之间发生了电流泄漏。
Description
技术领域
本申请涉及存储器异常测试技术，尤其涉及一种存储芯片的测试方法及其装置。
背景技术
在存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)的生产中，经常会因为DRAM的存储单元和字线之间发生电流泄露而导致存储单元无法进行数据的有效存储或完全失效，严重的，还可能导致其他存储单元失效。因此，在DRAM的生产中，需要及时检测哪些存储单元和字线之间发生了电流泄露。
但是，现有方法无法有效检测到漏电流的存在，因此如何有效检测到哪些存储单元和字线之间发生了电流泄露依然是亟待解决的问题。
发明内容
本申请提供一种存储芯片的测试方法及其装置，用以提高漏电流导致的存储单元异常的检测效果。
在一些实施例中，本申请提供一种存储芯片的测试方法，所述方法包括：
在待测存储芯片的存储单元中写入测试数据；
从所述存储单元中读取存储数据；
根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。
在一种可行的实施方式中，在待测存储芯片的存储单元中写入测试数据之后，在字线上施加测试的字线关闭电压以及在测试的电容端施加电容下基板电压；
其中，所述待测存储芯片测试的字线关闭电压小于所述待测存储芯片的标准位线字线关闭电压；
所述待测存储芯片测试的电容下基板电压大于所述待测存储芯片的标准电容下基板电压。
在一种可行的实施方式中，从所述存储单元中读取存储数据之前，在字线上施加测试的字线关闭电压以及在电容端施加电容下基板电压；其中，所述待测存储芯片测试的字线关闭电压等于所述待测存储芯片的标准位线字线关闭电压；
所述待测存储芯片测试的电容下基板电压等于所述待测存储芯片的标准电容下基板电压。
在一种可行的实施方式中，还包括：
在所述待测存储芯片的存储单元中写入测试数据之后到从所述存储单元中读取存储数据之前设置保持时间。
在一种可行的实施方式中，写入测试数据与读取存储数据为一个检测周期，其中每一行存储单元包括采用一个或者多个检测周期。
在一种可行的实施方式中，在待测存储芯片的存储单元中写入测试数据通过遍历访问的形式进行写入，其中所述遍历访问的形式为以列形式写入。
在一种可行的实施方式中，在待测存储芯片的存储单元中读取测试数据通过遍历访问的形式进行读取，其中所述遍历访问的形式为以列形式读取。
在一种可行的实施方式中，所述测试数据为具有相等数据位的二进制序列，且所述测试数据具有不同的数据拓扑。
在一种可行的实施方式中，所述数据拓扑包括仅“0”与“1”相邻排布的数据拓扑，还包括2N个“0”与2N个“1”相邻排布的数据拓扑，N为大于1的整数。
在一种可行的实施方式中，所述待测存储芯片中行存储单元或者列存储单元位数大于写入测试数据的位数。
在一种可行的实施方式中，所述行存储单元或者所述列存储单元位数为写入测试数据位数的整数倍。
在一种可行的实施方式中，所述根据所述测试结果确定所述存储芯片的目标测试结果；
包括：对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；
根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
在一种可行的实施方式中，所述待测存储芯片测试的字线开启电压为2.95至3.2V。
在一种可行的实施方式中，待测存储芯片测试的字线关闭电压为-0.5V。
在一种可行的实施方式中，所述测试的电容端施加电容下基板电压为0.8V。
在一些实施例中，本申请提供一种存储芯片的测试装置，所述装置包括：
写入模块，用于在待测存储芯片的存储单元中写入测试数据；
读取模块，用于从所述存储单元中读取存储数据；
处理模块，根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。
在一些实施例中，本申请提供一种电子设备，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如第一方面所述的存储芯片的测试方法。
在一些实施例中，本申请提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如第一方面所述的存储芯片的测试方法。
根据一些实施例，本申请第一方面提供一种存储芯片的测试方法，所述方法在待测存储芯片的存储单元中写入测试数据之前，设置所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，设置所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。
还包括在写入测试数据之后，设置在字线上施加测试的字线关闭电压低于标准位线字线关闭电压、设置所述待测存储芯片测试的电容下基板电压大于标准电容下基板电压、设置写入的测试数据等，使得如果存在漏电流问题则泄漏的电荷更多。
如此，在所述待测存储芯片的存储单元中写入测试数据后，就增大了所述存储单元连接的字线与所述存储单元之间的漏电流效应，使得存储单元中写入的测试数据发生变化(漏电流越多变化越多)。
由于漏电流会引起所述存储单元中存储数据的变化(漏电流越多变化越多)，因此从所述存储单元中读取存储数据后可以根据所述测试数据与所述存储数据就可以生成所述待测存储芯片的测试结果。
由于增大了漏电流效应，可以使得通过对比写入数据和读出数据更有效检测到漏电流的存在，也更有效检测到所述待测存储芯片中是否存在漏电流问题，以及有效检测到哪些存储单元和字线之间发生了电流泄漏。上述存储芯片的测试方法可以完成对存储芯片的全面测试，提高了确定存储芯片的读写性能的测试准确度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本申请提供的存储芯片的测试方法的一种应用场景示意图；
图2为本申请的一个实施例提供的待测存储芯片的结构示意图；
图3为本申请的一个实施例提供的存储单元的结构示意图；
图4为本申请的一个实施例提供的存储芯片的测试方法的流程示意图；
图5为本申请的一个实施例提供的存储芯片的测试方法的另一个示意图；
图6为本申请的一个实施例提供的测试数据的示意图；
图7为本申请的一个实施例提供的测试数据写入的示意图；
图8为本申请的一个实施例提供的测试数据写入的示意图；
图9为本申请的一个实施例提供的测试数据写入的示意图；
图10为本申请的一个实施例提供的测试数据写入的示意图；
图11为本申请的另一个实施例提供的测试数据写入的示意图；
图12为本申请的另一个实施例提供的测试数据写入的示意图；
图13为本申请的另一个实施例提供的测试数据写入的示意图；
图14为本申请的另一个实施例提供的测试数据写入的示意图；
图15为本申请的一个实施例提供的存储芯片的测试装置的示意图；
图16为本申请的一个实施例提供的电子设备的示意图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，虽然本申请中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本申请中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本申请的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本申请中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本申请中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
在存储器的生产中，例如动态随机存储器(Dynamic Random Access Memory，DRAM)的生产中，经常会因为DRAM的存储单元和字线之间发生电流泄露(主要发生在存储单元中晶体管的栅极和连接的字线之间)而导致存储单元无法进行数据的有效存储或完全失效，严重的，还可能导致其他存储单元失效。因此，在DRAM的生产中，需要及时检测哪些存储单元和字线之间发生了电流泄露。
本申请提供一种存储芯片的测试方法及其装置。该方法在待测存储芯片的存储单元中写入测试数据之前，设置该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。如此，在该待测存储芯片的存储单元中写入测试数据后，就增大了该存储单元连接的字线与该存储单元之间的漏电流效应，使得存储单元中写入的测试数据发生变化。由于漏电流会引起该存储单元中存储数据的变化，因此从该存储单元中读取存储数据后可以根据该测试数据与该存储数据就可以生成该待测存储芯片的测试结果。
本申请提供的存储芯片的测试方法应用于电子设备，该电子设备例如实验室专用的服务器、计算机等。图1为本申请提供的存储芯片的测试方法的应用示意图，图中，该服务器在待测存储芯片的存储单元中写入测试数据，经过一段时间后，从该存储单元中读取存储数据，再根据该测试数据与该存储数据生成该待测存储芯片的测试结果。
请参见图2，图2为本申请的一个实施例提供的待测存储芯片的布局示意图。在一些实施例中，以DRAM存储器中的一个Bank为例，多条位线可以划分为128个位线组，每个位线组中具有8条位线，为了方便下文的描述，将每个位线组中的位线记为BL0、BL1、BL2……BL7。多条字线可以划分为8192个字线组，每个字线组中具有8条字线，为了方便下文的描述，将每个位线组中的位线记为WL0、WL1、WL2……WL7。
多个存储单元P11～P88呈矩阵分布，其中，第一列的存储单元均与字线WL0连接，第二列的存储单元均与字线WL1连接，依次类推，第八列的存储单元均与字线WL7连接；第一行的存储单元均与位线BL0连接，第二行的存储单元均与位线BL1连接，以此类推，第八行的存储单元均与位线BL7连接，使得每个存储单元均与一条字线WL和一条位线BL连接。
请参见图3，图3为本申请的一个实施例提供的待测存储芯片的存储单元的结构示意图。每个存储单元10均包括一个晶体管12和一个电容器11，晶体管12的栅极与字线WL连接，晶体管12的源极与位线BL连接，晶体管12的漏极与电容器11连接。需要说明的是，晶体管12的源极也可以与电容器11连接，相应地，晶体管12的漏极与位线BL连接。
在一些实施例中，当字线WL上的信号导通开关晶体管T时，数据线BL可以向存储电容C写入高电平信号“1”，当字线WL上的信号关断开关晶体管T后，存储电容C上的电荷随时间慢慢泄漏。存储电容C从高电平信号“1”漏电到低电平信号“0”之间的时间即为存储电容C的数据存储时间。其中，存储电容C的数据存储时间需要大于预设的时间，才能实现动态随机存取存储器的动态存储功能。
请参见图4和图5，图4为本申请其中一个实施例提供的一种存储芯片的测试方法的流程示意图。该存储芯片的测试方法包括：
S410，在待测存储芯片的存储单元中写入测试数据，其中，该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。
漏电一般发生在晶体管12的栅极与连接的字线WL之间，因此，如图5所示，在该待测存储芯片的存储单元中写入测试数据之前，该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。
该字线开启电压指的是该存储单元连接的字线的开启电压。如果该存储单元和连接的字线之间存在漏电流的问题，增大该存储单元连接的字线的开启电压可以增强该存储单元和连接的字线之间的漏电流效应，使得该存储数据在漏电流的影响下变化得更多，从而更有利于通过步骤S430判断该待测存储芯片是否有问题(是否存在漏电流问题)。该标准位线字线开启电压例如为2.9V，增大后的该待测存储芯片测试的字线开启电压为2.95V～3.2V。
该感测放大时间指的是位线上感应放大器的感应时间。将感测放大时间调高至大于该待测存储芯片的标准感测延迟时间，同样可以为该待测存储芯片创造较差的工作条件，让待测存储芯片中，以及待测存储芯片与字线之间出现问题的部分更容易暴露。
具体的，如果该存储单元和连接的字线之间存在漏电流的问题，增大该感测放大时间可以延迟步骤S420中读取存储数据的时间，使得该存储数据在漏电流的影响下变化得更多，从而更有利于通过步骤S430判断该待测存储芯片是否有问题(是否存在漏电流问题)。
如果该待测存储单元是有问题的，即该存储单元和连接的字线之间不会产生漏电流，则在增大该待测存储芯片测试的字线开启电压和/或增大该待测存储芯片中测试的感测放大时间后，就会增强该存储单元和连接的字线之间的漏电流效应。
如果该待测存储单元是没有问题的，即该存储单元和连接的字线之间不会产生漏电流，则在增大该待测存储芯片测试的字线开启电压和/或增大该待测存储芯片中测试的感测放大时间后，不会增强该存储单元和与其连接的字线之间的漏电流效应。
增强该存储单元与其连接的字线之间的漏电流效应可以使得执行步骤S430时更容易判断该待测存储芯片是否损坏。
可选的，如图5所示，在写入测试数据后，读取存储数据之前，在该存储单元连接的字线上施加测试的字线关闭电压，其中，该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线关闭电压。
可选的，在写入测试数据后，读取存储数据之前，在该存储单元中的电容端(电容在该存储单元中，用于存储数据)施加电容下基板电压，其中，该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压使得从该存储单元与连接的字线之间泄漏的电荷更容易被吸引至该存储单元中的电容，从而使得写入的测试数据发生更明显的变化。
为了增大漏电流效应，在该待测存储芯片的存储单元中写入测试数据之后，读取存储数据之前，在字线(与该存储单元连接的字线)上施加测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，在电容端施加的电容下基板电压大于该待测存储芯片的标准电容下基板电压。该标准位线字线关闭电压例如为-0.2V，施加测试的字线关闭电压例如为-0.5V。该标准电容下基板电压例如为0.5V，施加的电容下基板电压例如为0.8V。
在一些实施例中，可以只调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压。
在一些实施例中，可以只调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压。
在一些实施例中，可以只调节该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。
在一些实施例中，可以只调节该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
在一些实施例中，可以调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，同时也调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压。该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，且该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压时，该存储单元与连接的字线之间的压差就会增大，从而导致该存储单元与连接的字线之间的漏电流效应更明显。
在一些实施例中，在调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，同时也调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压时，还同时调节该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。
在一些实施例中，在调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，同时也调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压时，还同时调节该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
在一些实施例中，可以同时调节该待测存储芯片测试的字线开启电压、测试的字线关闭电压、测试的感测放大时间和测试的电容下基板电压。具体的，调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压，同时也调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，调节该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间，调节该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
在一些实施例中，还可以调节该待测存储芯片测试的字线关闭电压等于该待测存储芯片的标准位线字线关闭电压。此时可以调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压。也可以同时调节该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。也可以同时调节该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
在一些实施例中，还可以调节该待测存储芯片测试的电容下基板电压等于该待测存储芯片的标准电容下基板电压。此时可以调节该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压。也可以同时调节该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。也可以同时调节该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压。
如图5所示，在本申请的一些实施例中，还可以在该待测存储芯片的存储单元中写入测试数据之后到从该存储单元中读取存储数据之前设置保持时间。设置保持时间的目的是使得如果存在漏电流，漏电流的泄漏量随着时间延长更多，从而对该存储单元中写入的测试数据的影响更大。其中，保持的时间为32-192ms，保持时间由不同的测试方案设定。
可选的，还可以在保持时间之后，将电容下基板电压恢复至标准电容下基板电压，以及将字线关闭电压恢复至标准位线字线关闭电压。
可选的，上述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期，在待测存储芯片的存储单元中写入测试数据时，可以在处于同一个检测周期内的存储单元中写入测试数据，同理，在从存储单元中读取存储数据时，也从处于同一个检测周期内的存储单元中读取存储数据。
可选地，上述待测存储芯片的各列存储单元可以沿X轴方向，按照遍历的形式进行测试。
在一些实施例中，上述待测存储芯片包括多行存储单元，每一行存储单元采用一个或者多个检测周期。在待测存储芯片的存储单元中写入测试数据时，可以在处于同一个检测周期内的存储单元中写入测试数据；同理，在从存储单元中读取存储数据时，也从处于同一个检测周期内的存储单元中读取存储数据。
可选地，上述待测存储芯片的各列存储单元可以沿Y轴方向，按照遍历的形式进行测试。
如图2所示的待测存储芯片的布局示意图，多个存储单元P11～P88呈矩阵分布，其中，第一列的存储单元均与字线WL0连接，第二列的存储单元均与字线WL1连接，依次类推，第八列的存储单元均与字线WL7连接；第一行的存储单元均与位线BL0连接，第二行的存储单元均与位线BL1连接，以此类推，第八行的存储单元均与位线BL7连接，使得每个存储单元均与一条字线WL和一条位线BL连接。
且如图3所示，待测存储单元是待测存储芯片中具有存储数据和读写数据功能的单元，每个存储单元由一个晶体管(蚀刻晶体管)12和电容器11组成，蚀刻晶体管12通过电容器11的电荷保持存储状态(存储状态为开或关)。可以用电容存储电荷代表“1”，电容不存储电荷代表“0”。测试数据可以用于对待测存储芯片中的存储单元进行测试，由于存储芯片是以二进制的形式来表示和存储程序和数据的，所以测试数据可以是二进制序列。
可选的，写入的该测试数据为具有相等数据位的二进制序列，且该测试数据具有不同的数据拓扑。
如图6所示，该数据拓扑例如包括仅“0”与“1”相邻排布的数据拓扑(例如10101010、01010101)，还包括2N个“0”与2N个“1”相邻排布的数据拓扑(例如11001100、00110011、111110000、00001111，N为大于1的整数)。优选的，该数据拓扑为仅“0”与“1”相邻排布的数据拓扑，这样可以造成更差的环境，使得该存储单元与连接的字线之间的漏电流效应更加明显。
可选的，结合图2所示的该待测存储芯片的存储单元的结构示意图来看，在该待测存储芯片的存储单元中写入测试数据通过遍历访问的形式写入，其中该遍历访问的形式为以列形式写入。
下面以图7至图14所示的例子对测试数据的写入进行解释，图7至图10所示的该存储单元连接的字线以列形式写入数据拓扑为拓扑“0”(“10101010”)，图11至图14所示是以列形式写入拓扑“1”(“01010101”)。
如图7至图14所示，在写入时，是以“10101010”或“01010101”为一组依次写入的，每个存储单元都会写入8个数据，也就是每个存储单元都会写入“10101010或“01010101”。
在写入时，是按照字线的顺序(WL0至WLn)，以先列后行的形式依次循环写入到每个存储单元的。也就是说，WL0所连接的存储单元P11、P21、P31……P81是先写入完测试数据的，接下来是WL1所连接的存储单元P12、P22、P32……P82写入完成测试数据，依次类推，最后是WLn所连接的存储单元P1n、P2n、P3n……P8n写入完成测试数据(n例如为7)。
在对待测存储芯片中每列的存储单元写入测试数据时，是按照位线的顺序(BL0至BLn)写入到处于相同列的每个存储单元。也就是说，在WL0连接的存储单元P11、P21、P31……P81写入测试数据时，是按照P11至P81的顺序依次在每个存储单元中写入8个数据(“10101010”或“01010101”)。同样的，WL1连接的存储单元P12、P22、P32……P82写入测试数据时，是按照P12至P82的顺序依次在每个存储单元中写入8个数据(“10101010”或“01010101”)。依次类推，WLn(n例如为7)连接的存储单元P1n、P2n、P3n……P8n写入测试数据时，是按照P1n至P8n的顺序依次在每个存储单元中写入8个数据(“10101010”或“01010101”)。
如图5所示，可选的，可以在写入完成一个字线连接的存储单元后，静置一段时间后，再以列的形式读取出存储单元中的存储数据。存储数据是指从存储芯片的存储单元中读取写入的测试数据而得到的存储数据，可以用于对存储单元的读写功能进行校验。针对每个字线连接的存储单元循环执行写入测试数据和读取存储数据的操作，可以完成对待测存储芯片的测试。
如上一些实施例描述的，可以通过调节该待测存储芯片测试的字线开启电压、测试的字线关闭电压、该待测存储芯片中测试的感测放大时间和测试的电容端施加电容下基板电压中的任意一个或多个，以在存储数据读取前增强该待测存储芯片的漏电效应。
一般而言，测试数据的序列长度小于或等于待测存储芯片中存储单元的数量。也可以理解为，该待测存储芯片中列存储单元位数大于写入数据的位数。
优选的，该列存储单元位数为写入测试数据位数的整数倍。该测试数据可以是循环写入的，则该待测存储芯片中行存储单元位数大于写入测试数据的位数，优选的，该行存储单元位数为写入测试数据位数的整数倍。
S420，从该存储单元中读取存储数据。
在该待测存储芯片的存储单元中写入测试数据通过遍历访问的形式写入，其中该遍历访问的形式为以列形式写入，相应的，在该待测存储芯片的存储单元中读取数据时通过遍历访问的形式读取，其中该遍历访问的形式为以列形式读取。
写入测试数据与读取存储数据为一个检测周期，每一行存储单元包括采用一个或者多个检测周期，也就是说每一行存储单元支持多次写入数据和读取数据，检测周期越多，测试的准确性越高。
S430，根据该测试数据与该存储数据，生成该待测存储芯片的测试结果。
如步骤S410中描述的，如果该待测存储芯片中该存储单元与连接的字线之间存在漏电流，该测试数据写入后就会就会在漏电流的影响下发生变化，从而导致该存储数据与该测试数据不同。通过比较该测试数据与该存储数据，可以判断出该待测存储芯片中该存储单元与连接的字线之间是否存在漏电流，如果存在，则判断该待测存储芯片为有问题的芯片。
进一步的，对比该测试数据与该存储数据，并根据对比结果确定该待测存储芯片的存储单元是否发生读写错误，再根据该待测存储芯片的存储单元是否发生读写错误的确定结果，生成该待测存储芯片的测试结果。如果发生读写错误，则确定该待测存储芯片的测试结果为该待测存储芯片是有问题的芯片，如果没有发生读写错误，或者说发生的读写错误在一定允许范围内，可以确定该待测存储芯片的测试结果为该待测存储芯片是没有问题的芯片。
进一步的，该测试数据可以是循环写入到该待测存储芯片的每个存储单元的，如果该待测存储芯片的存储单元发生读写错误，则根据对比结果确定发生读写错误的位数。确定出发生读写错误的位数可以进一步用于判断该待测存储芯片中哪个存储单元出现了漏电流问题。
综上，本实施例提供一种存储芯片的测试方法，该方法在待测存储芯片的存储单元中写入测试数据之前，设置该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，设置该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。如此，为待测存储芯片的存储单元创造了一种更差的环境，使得漏电流效应更容易显现。
可选的，还包括设置在字线上施加测试的字线关闭电压低于标准位线字线关闭电压、设置该待测存储芯片测试的电容下基板电压大于标准电容下基板电压、设置写入的测试数据等，使得如果存在漏电流问题则泄漏的电荷更多。
如此，在该待测存储芯片的存储单元中写入测试数据后，就增大了该存储单元连接的字线与该存储单元之间的漏电流效应，使得存储单元中写入的测试数据发生变化(漏电流越多变化越多)。由于漏电流会引起该存储单元中存储数据的变化(漏电流越多变化越多)，因此从该存储单元中读取存储数据后可以根据该测试数据与该存储数据就可以生成该待测存储芯片的测试结果。
由于增大了漏电流效应，可以使得通过对比写入数据和读出数据更有效检测到漏电流的存在，也更有效检测到该待测存储芯片中是否存在漏电流问题，以及有效检测到哪些存储单元和字线之间发生了电流泄漏。
请参见图15，本申请其中一个实施例还提供一种存储芯片的测试装置20，包括：
写入模块21，用于在待测存储芯片的存储单元中写入测试数据；在待测存储芯片的存储单元中写入测试数据通过遍历访问的形式进行写入，其中该遍历访问的形式为以列形式写入。该测试数据为具有相等数据位的二进制序列，且该测试数据具有不同的数据拓扑。该数据拓扑包括仅“0”与“1”相邻排布的数据拓扑，还包括2N个“0”与2N个“1”相邻排布的数据拓扑，N为大于1的整数。该待测存储芯片中行存储单元或者列存储单元位数大于写入测试数据的位数。该行存储单元或者该列存储单元位数为写入测试数据位数的整数倍。
读取模块22，用于从该存储单元中读取存储数据；在待测存储芯片的存储单元中读取测试数据通过遍历访问的形式进行读取，其中该遍历访问的形式为以列形式读取。写入测试数据与读取存储数据为一个检测周期，其中每一行存储单元包括采用一个或者多个检测周期。
处理模块23，根据该测试数据与该存储数据，生成该待测存储芯片的测试结果；该处理模块23具体用于对比该测试数据与该存储数据，并根据对比结果确定该待测存储芯片的存储单元是否发生读写错误；其中，若该待测存储芯片的存储单元发生读写错误，则根据该对比结果确定发生读写错误的位数；根据该待测存储芯片的存储单元是否发生读写错误的确定结果，生成该待测存储芯片的测试结果。
其中，该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。该待测存储芯片测试的字线开启电压为2.95至3.2V。
该装置20还包括：
电压设置模块24，用于在待测存储芯片的存储单元中写入测试数据之后，在字线上施加测试的字线关闭电压以及在测试的电容端施加电容下基板电压；其中，该待测存储芯片测试的字线关闭电压小于该待测存储芯片的标准位线字线关闭电压；该待测存储芯片测试的电容下基板电压大于该待测存储芯片的标准电容下基板电压。
或，该电压设置模块24用于从该存储单元中读取存储数据之前，在字线上施加测试的字线关闭电压以及在电容端施加电容下基板电压；其中，该待测存储芯片测试的字线关闭电压等于该待测存储芯片的标准位线字线关闭电压；该待测存储芯片测试的电容下基板电压等于该待测存储芯片的标准电容下基板电压。
待测存储芯片测试的字线关闭电压为-0.5V。该测试的电容端施加电容下基板电压为0.8V。
该装置20还包括：
时间设置模块25，用于在该待测存储芯片的存储单元中写入测试数据之后到从该存储单元中读取存储数据之前设置保持时间。
需要说明的是，本申请实施例中写入模块21、读取模块22、处理模块23、电压设置模块24和时间设置模块25，具体执行的内容可以参阅图1至图14所示实施例中相关内容，此处不做赘述。
综上，本实施例提供一种存储芯片的测试装置20，该装置20在待测存储芯片的存储单元中写入测试数据之前，设置该待测存储芯片测试的字线开启电压大于该待测存储芯片的标准位线字线开启电压，和/或，设置该待测存储芯片中测试的感测放大时间大于该待测存储芯片的标准感测放大时间。如此，为待测存储芯片的存储单元创造了一种更差的环境，使得漏电流效应更容易显现。
可选的，还包括设置在字线上施加测试的字线关闭电压低于标准位线字线关闭电压、设置该待测存储芯片测试的电容下基板电压大于标准电容下基板电压、设置写入的测试数据等，使得如果存在漏电流问题则泄漏的电荷更多。
如此，在该待测存储芯片的存储单元中写入测试数据后，就增大了该存储单元连接的字线与该存储单元之间的漏电流效应，使得存储单元中写入的测试数据发生变化(漏电流越多变化越多)。由于漏电流会引起该存储单元中存储数据的变化(漏电流越多变化越多)，因此从该存储单元中读取存储数据后可以根据该测试数据与该存储数据就可以生成该待测存储芯片的测试结果。
由于增大了漏电流效应，可以使得通过对比写入数据和读出数据更有效检测到漏电流的存在，也更有效检测到该待测存储芯片中是否存在漏电流问题，以及有效检测到哪些存储单元和字线之间发生了电流泄漏。
请参见图16，本申请还提供一种电子设备30，该电子设备30包括至少一个处理器31和存储器32，该存储器32存储计算机执行指令；该至少一个处理器31执行该存储器32存储的计算机执行指令，使得该至少一个处理器31执行如以上任一项实施例描述的存储芯片的测试方法。
可选地，存储器32既可以是独立的，也可以跟处理器31集成在一起。
当存储器32独立设置时，该电子设备30还可以包括总线33，用于连接该存储器32和处理器31。
本申请还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当该指令被执行时，使得计算机执行指令被处理器执行时用于实现如上任一项实施例提供的该存储芯片的测试方法。
本申请还提供一种计算机程序产品，包括计算机程序，该计算机程序用于执行如上任一项实施例提供的该存储芯片的测试方法。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合申请所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
需要说明的是，上述计算机可读存储介质可以是只读存储器(Read Only Memory，ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、磁性随机存取存储器(Ferromagnetic Random Access Memory，FRAM)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(Compact Disc Read-Only Memory，CD-ROM)等存储器。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，该模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例该方法的部分步骤。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所描述的方法。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器装置，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (18)
1.一种存储芯片的测试方法，其特征在于，所述方法包括：
在待测存储芯片的存储单元中写入测试数据；
从所述存储单元中读取存储数据；
根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。
2.根据权利要求1所述的方法，其特征在于，在待测存储芯片的存储单元中写入测试数据之后，在字线上施加测试的字线关闭电压以及在测试的电容端施加电容下基板电压；
其中，所述待测存储芯片测试的字线关闭电压小于所述待测存储芯片的标准位线字线关闭电压；
所述待测存储芯片测试的电容下基板电压大于所述待测存储芯片的标准电容下基板电压。
3.根据权利要求1所述的方法，其特征在于，从所述存储单元中读取存储数据之前，在字线上施加测试的字线关闭电压以及在电容端施加电容下基板电压；其中，所述待测存储芯片测试的字线关闭电压等于所述待测存储芯片的标准位线字线关闭电压；
所述待测存储芯片测试的电容下基板电压等于所述待测存储芯片的标准电容下基板电压。
4.根据权利要求1所述的方法，其特征在于，还包括：
在所述待测存储芯片的存储单元中写入测试数据之后到从所述存储单元中读取存储数据之前设置保持时间。
5.根据权利要求1所述的方法，其特征在于，写入测试数据与读取存储数据为一个检测周期，其中每一行存储单元包括采用一个或者多个检测周期。
6.根据权利要求1所述的方法，其特征在于，在待测存储芯片的存储单元中写入测试数据通过遍历访问的形式进行写入，其中所述遍历访问的形式为以列形式写入。
7.根据权利要求1所述的方法，其特征在于，在待测存储芯片的存储单元中读取测试数据通过遍历访问的形式进行读取，其中所述遍历访问的形式为以列形式读取。
8.根据权利要求1所述的方法，其特征在于，所述测试数据为具有相等数据位的二进制序列，且所述测试数据具有不同的数据拓扑。
9.根据权利要求8所述的方法，其特征在于，所述数据拓扑包括仅“0”与“1”相邻排布的数据拓扑，还包括2N个“0”与2N个“1”相邻排布的数据拓扑，N为大于1的整数。
10.根据权利要求6至9任一项所述的方法，其特征在于，所述待测存储芯片中行存储单元或者列存储单元位数大于写入测试数据的位数。
11.根据权利要求10所述的方法，其特征在于，所述行存储单元或者所述列存储单元位数为写入测试数据位数的整数倍。
12.根据权利要求2所述的方法，其特征在于，所述根据所述测试结果确定所述存储芯片的目标测试结果；
包括：对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；
根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。
13.根据权利要求2所述的方法，其特征在于，所述待测存储芯片测试的字线开启电压为2.95至3.2V。
14.根据权利要求2所述的方法，其特征在于，待测存储芯片测试的字线关闭电压为-0.5V。
15.根据权利要求2所述的方法，其特征在于，所述测试的电容端施加电容下基板电压为0.8V。
16.一种存储芯片的测试装置，其特征在于，所述装置包括：
写入模块，用于在待测存储芯片的存储单元中写入测试数据；
读取模块，用于从所述存储单元中读取存储数据；
处理模块，根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；
其中，所述待测存储芯片测试的字线开启电压大于所述待测存储芯片的标准位线字线开启电压，和/或，所述待测存储芯片中测试的感测放大时间大于所述待测存储芯片的标准感测放大时间。
17.一种电子设备，其特征在于，包括：至少一个处理器和存储器；
所述存储器存储计算机执行指令；
所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如权利要求1至15任一项所述的存储芯片的测试方法。
18.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1至15任一项所述的存储芯片的测试方法。
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