CN116486880A - 存储器的检测方法 - Google Patents

Abstract

本公开实施例提供一种存储器的检测方法，涉及半导体技术领域，该存储器的检测方法包括：向存储器的所有存储单元写入第一存储数据，本公开按第一读取顺序依次读取每个存储单元的第一存储数据后，对该存储单元反写第二存储数据，使得在相邻的存储单元的存储数据不同，之后缩短该存储单元连接的位线和参考位线预充电时间，若是下一存储单元的存储数据与第一存储数据不同，则证明出错时的第一预设时间为该存储器对应的预充电时间，如此可以对不同的存储器的预充电时间进行测试，以划分出存储器的优劣。

Description

存储器的检测方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种存储器的检测方法。

背景技术

在动态随机存储器(Dynamic random access memory，简称DRAM)中，存储器阵列是由多个存储体(bank)组成，而每个存储体(bank)又由多个重复的存储单元(cell)组成，需要读取存储单元中的存储数据时，首先需要完成对存储单元(cell)的选址，即，通常选中其中一条字线，以激活该条字线，然后通过打开同时与该条字线上的存储单元连接的位线，通过感应放大器(SA)放大位线与参考位线之间压差，并将该压差输送到IO线路中，以完成存储器的读取操作，在关闭该字线之后，打开另一条字线之前，需要对位线和参考位线进行预充电操作，以使得位线电位和参考位线的电位回到同一参考值，以保证与另一条位线连接存储单元的存储数据的真实性，因此，预充电时间的大小直接影响存储器的质量，但是，相关技术中并没有有效的手段来检测存储器的预充电时间。

发明内容

鉴于上述问题，本公开实施例提供一种存储器的检测方法，用于对存储器的预充电时间进行测试。

本公开实施例提供一种存储器的检测方法，存储器包括多个存储体，每个存储体包括呈矩形阵列排布的多个存储单元，其中，检测方法包括如下步骤：

步骤a，向所述存储器的所有存储单元写入第一存储数据；

步骤b，按照第一读取顺序读取每个所述存储单元的第一存储数据，每读取一个所述存储单元之后，对该存储单元写入第二存储数据，所述第二存储数据与所述第一存储数据不同，并对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，之后，再读取下一存储单元的存储数据，判断读取的所述下一存储单元的存储数据与所述第一存储数据是否相同。

在一些实施例中，按照第一读取顺序读取每个所述存储单元的第一存储数据的步骤之后，所述方法还包括：

步骤c，按照第二读取顺序读取每个存储单元的第二存储数据，每读取一个所述存储单元之后，对该存储单元写入第一存储数据，并对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，之后再读取下一存储单元的存储数据，判断读取的所述下一存储单元的存储数据与所述第二存储数据是否相同；

其中，所述第二读取顺序与所述第一读取顺序相反。

在一些实施例中，在步骤c之后，所述方法还包括：

若按第一读取顺序读取时，所述下一存储单元的存储数据与所述第一存储数据相同，以及按第二读取顺序读取时，所述下一存储单元的存储数据与所述第二存储数据相同，逐步缩短步骤b中的所述第一预设时间的数值，并重复步骤b和步骤c，直至按第一读取顺序读取时下一存储单元的与所述第一存储数据不同或者按第二读取顺序读取时所述下一存储单元与所述第二存储数据不同。

在一些实施例中，在步骤a之后，在步骤b之前，所述检测方法还包括：降低所述存储器的均衡电压。

在一些实施例中，在步骤a之后，在步骤b之前，所述检测方法还包括：向每个所述存储体写入第一电压，所述第一电压小于所述存储体中字线的开启电压。

在一些实施例中，向每个所述存储体写入第二电压，所述第二电压大于与所述存储体中字线连接的晶体管的关闭电压。

在一些实施例中，所述存储器还包括设置在所述位线和所述参考位线之间的均衡器单元；

通过所述均衡器单元向所述位线和所述参考位线施加所述均衡电压。

在一些实施例中，所述均衡器单元包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；

所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；

所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；

所述第三晶体管的漏极与所述参考位线连接。

在一些实施例中，所述均衡器单元还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡器单元提供电压，以打开或者关闭所述均衡器单元。

在一些实施例中，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。

在一些实施例中，所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，用于将与该位线连接的存储数据传输至所述外围电路中。

在一些实施例中，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；

所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极与外围电路连接。

在一些实施例中，所述读取晶体管的漏极通过第四信号线与所述外围电路连接。

在一些实施例中，所述存储器中还包括感应放大器，所述感应放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。

在一些实施例中，所述感应放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；

所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；

所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；

所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。

在一些实施例中，所述第四晶体管和所述第五晶体管均为N型晶体管，所述第六晶体管和所述第七晶体管均为P型晶体管。

本公开实施例所提供的存储器的检测方法中，降低存储器的均衡电压，在得知会增加位线的电位和参考位线的电位均重置为参考电位所需时间的前提下，并按第一读取顺序依次读取每个存储单元的第一存储数据后，对该存储单元反写第二存储数据，使得在相邻的存储单元的存储数据不同，之后缩短与该存储单元连接的位线和参考位线预充电时间，以增加下一个存储单元读取时出错的几率，若是下一存储单元的存储数据与第一存储数据不同，则证明出错时的第一预设时间为该存储器对应的预充电时间，如此设置，可以对不同的存储器的预充电时间进行测试，划分出存储器的优劣，以满足不同的使用商对存储器的性能要求。

除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的存储器的检测方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的存储器中存储体的分布示意图；

图2为本公开实施例提供的存储器中存储单元的结构示意图；

图3为本公开实施例提供的存储器的检测方法的工艺流程图；

图4至图7为本公开实施例提供的存储器的检测方法中第一存储数据的分布图；

图8至图13为本公开实施例提供的存储器的检测方法中步骤b中各个阶段的示意图；

图14至图16为本公开实施例提供的存储器的检测方法中步骤c中各个阶段的示意图；

图17为本公开实施例提供的存储器的检测方法中读取下一存储单元的时序图；

图18为本公开实施例提供的存储器的电路图。

附图标记：

100：存储体；110：存储单元；111：晶体管；112：电容器；120：均衡器单元；130：第一信号线；140：第二信号线；150：第三信号线；160：第四信号线。

具体实施方式

相关技术中并无有效的手段来检测存储器的预充电时间，进而无法对存储器的质量的优劣进行划分，基于此，本公开实施例中，通过降低存储器的均衡电压，在得知会增加位线的电位和参考位线的电位均重置为参考电位所需时间的前提下，通过按照第一读取顺序读取每个存储单元的第一存储数据后，对该存储单元反写第二存储数据，使得在相邻的存储单元的存储数据不同，并缩短该存储单元连接的位线和参考位线预充电时间，以增加下一个存储单元读取时出错的几率，若是下一存储单元的存储数据与第一存储数据不同，则证明出错时的第一预设时间为该存储器对应的预充电时间，如此设置，可以对不同的存储器的预充电时间进行测试，以划分出存储器的优劣，满足不同的使用商对存储器的性能要求。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本公开实施例提供的存储器的检测方法，用于检测存储器的预充电时间，其中，存储器可以包括多个重复的存储体100，每个存储体100包括多个存储单元110，如图1所示，多个存储单元110呈矩形阵列排布，需要说明的是，图1所示出的仅为一个存储体100中的部分存储单元，并非一个存储体100的全部。本实施例将以一个存储体100的结构为例，对存储器的检测方法进行详细地阐述。

存储器中还包括多条位线(Bit Line，简称BL)和多条字线(Wit Line，简称WL)，其中，每个存储单元110分别与一条位线BL和一条字线WL连接，用于实现对数据的写入和读取。

其中，将存储器内的位线划分为多个位线组，每个位线组中具有8条位线BL，为了方便下文的描述，不妨将每个位线组中的位线记为BL0、BL1、BL2……BL7。

如图1所示，位线BL0和位线BL4位于同一行，位线BL0与位线BL4之间设置有一个感应放大器SA，也就是说，感应放大器SA的一端与位线BL0连接，感应放大器SA的另一端与位线BL4连接，位于同一行上多个存储单元110中，数个存储单元110与位线BL0连接，数个存储单元110与位线BL4连接，以图1所示的为例，位于第一行中存储单元110的个数为8个，其中，四个存储单元110与位线BL0连接，另外四个存储单元110与位线BL4连接。

当需要读取与位线BL0连接的存储单元110的存储数据时，此时，需要将位线BL4作为参考位线，当需要读取位线BL4连接的存储单元110的存储数据时，此时，需要将位线BL0作为参考位线。

依次类推，位线BL1和位线BL5位于同一行，且位线BL1和位线BL5之间具有一个感应放大器SA；位线BL2和位线BL6位于同一行，位线BL2和位线BL6之间具有一个感应放大器SA；位线BL3和位线BL7位于同一行，位线BL3和位线BL7之间具有一个感应放大器SA。

如图2所示，每个存储单元110均包括一个晶体管111和一个电容器112，晶体管111的栅极与字线WL连接，晶体管111的源极与位线BL连接，晶体管111的漏极与电容器112连接，需要说明的是，晶体管111的源极也可以与电容器112连接，相应地，晶体管111的漏极与位线BL连接。

此外，多条字线WL呈列分布，且多条字线WL划分多个字线组，每个字线组中具有8条字线WL，为了方便下文的描述，不妨将每个字线组中的字线记为WL0、WL1、WL2……WL7，其中，每条字线与位于同一列上的存储单元110连接。

如图3所示，存储器的检测方法，包括如下的步骤：

步骤a，向存储器中的所有存储单元写入第一存储数据。

示例性地，首先对存储单元110进行初始化操作，以激活存储单元110，然后进行写入操作，并对存储单元110写入第一存储数据，其中，相邻行中第一存储数据相同或者不同。

在一示例中，如图4和图5所示，相邻行中的第一存储数据可以相同，比如，第一存储数据可以全部为“1”或者全部为“0”。

在另一示例中，如图6和图7所示，相邻行中的第一存储数据可以不同，比如，如图6所示，第一行中的存储单元110的第一存储数据为“1”，第二行中的存储单元110中的第一存储数据为“0”；又比如，如图7所示，第一行中的存储单元110的第一存储数据为“0”，第二行中的存储单元110中的第一存储数据为“1”。

在向存储器中的所有存储单元写入第一存储数据之后，降低存储器的均衡电压，给存储器制造一个比较差的实验环境，相应地，会增加位线的电位和参考位线的电位均重置到参考电位所用的时间，但是如何判断出位线的电位和参考位线的电位均重置为参考电位所用时间的准确值，成为目前的难点。

基于上述的难点，本公开实施例进行了如下的检测操作，能够精准地获知存储器的预充电时间。

步骤b，按照第一读取顺序读取每个存储单元110的第一存储数据，之后，对该存储单元写入第二存储数据，第二存储数据与第一存储数据不同，对与该存储单元连接的位线和参考位线进行第一预设时间的预充电，第一预设时间小于预充电时间，之后，再读取下一存储单元的存储数据，判断读取下一存储单元的存储数据与第一存储数据是否相同。

其中，第一读取顺序可以理解为，沿每行中第一个存储单元指向最后一个存储单元的方向，读取第一行存储单元的第一存储数据之后，再去读取下一行存储单元的第一存储数据，之后依次类催，直至读取完最后一行的存储单元的第一存储数据。为了方便对存储器的检测方法进行描述，不妨以相邻行中的第一存储数据相同，且第一存储数据为“0”为例，各个存储单元110的存储数据可以如图5所示。

待对各个存储单元110全部写入第一存储数据之后，按照第一读取顺序读取每个存储单元110的第一存储数据，每读取一个存储单元110之后，对该存储单元110写入第二存储数据，第一存储数据和第二存储数据不同。

示例性地，如图8至图13所示，首先，先读取与位线BL0连接的各个存储单元110的存储数据时，此时，可以将位线BL4作为参考位线/BL。

沿第一方向X，即，每行中从第一个存储单元110指向最后一个存储单元110的方向，利用位线BL0依次读取与其连接的各个存储单元110的第一存储数据之后，并反写第二存储数据，并且在读取除第一个存储单元110之外，在读取其余的存储单元110之前，均需要对位线BL0和位线BL4进行第一预设时间的预充电，第一预设时间小于预充电时间，使得，位线BL0和位线BL4难以回到同一参考电位值，增大了在读取与位线BL0连接的第二个至第四个存储单元110上的第一存储数据时出错的几率。

示例性地，以读取图8中与第一条位线BL0连接上的存储单元的数据为例，在正常读取过程中，如图17(a)所示，通常是先开启字线WL0，利用位线BL0读取第一个存储单元110的实际存储数据“0”，然后将第一个存储单元110反写第二存储数据“1”，此时，位线BL0电位大于参考位线/BL，如果在反写第二存储数据“1”，对该位线BL0和参考位线/BL4进行正常预充电，会使得位线BL0和参考位线/BL4回归到同一参考电位V_BLP，之后，再利用位线BL0读取第二个存储单元110的存储数据时，此时，所读取的第二存储单元110的存储数据为“0”。

但是，在本实施例中，通过对位线和参考位线进行第一预设时间的预充电，且第一预设时间小于预充电时间tRP，如图17(b)所示，在经过第一预设时间的预充电之后，位线BL的电位和参考位线/BL的电位并未回到参考电位V_BLP，使得位线BL的电位依然大于参考位线/BL的电位，这样经过感应放大器放大之后，所读取的第二个存储单元110的实际存储数据为“1”，与理论的第一存储数据“0”相反。

其中，预充电时间为时序参数tRP(Row Precharge Time，简称tRP)，tRP是DRAM中从前一条字线的预充电命令(PRE)到下一条字线的激活命令(ACT)之间的时间，用于表征了DRAM阵列恢复到预充电状态的速度。

如图10所示，之后，沿第一方向X，利用位线BL4依次读取与其连接的各个存储单元110的第一存储数据，此时，位线BL0可以作为参考位线/BL，待每读取一个存储单元110的第一存储数据之后，并对该存储单元110反写第二存储数据，并且在读取除位于感应放大器SA之后的第一个存储单元110之外，在读取其余的存储单元110之前，均需要对位线BL0和位线BL4进行第一预设时间的预充电，第一预设时间小于预充电时间，使得，位线BL0和位线BL4难以回到同一参考电位值，增大了在读取与位线BL4连接的第二个至第四个存储单元110上的第一存储数据时出错的几率。

依次类催，沿第一方向，依次读取第二行、第三行以及第四行中各个存储单元110中的第一存储数据，并反写第二存储数据，并且该读取下一个存储单元110的存储数据时，均对该存储单元110连接的位线和参考位线进行第一预设时间的预充电，第一预设时间小于预充电时间。

在本实施例中，通过对前一个存储单元写入第二存储数据“1”，使得位线BL上的电位高于参考位线/BL的电位，且第一预设时间小于预充电时间，制造出读取下一个存储单元110的存储数据的出错几率，若是，在读取下一个存储单元110的存储数据与第一存储数据“0”不同时，则证明出错时的第一预设时间为该存储器对应的预充电时间。

若是读取出下一个存储单元110的存储数据与第一存储数据“0”相同时，则需要重置第一预设时间的数值，使得此次第一预设时间的数值小于第一次读取时第一预设时间，并重复步骤b，直至在读取下一个存储单元110的存储数据与第一存储数据“0”不同，则证明出错时的第一预设时间为该存储器对应的预充电时间。

在本实施例中，降低存储器的均衡电压，在得知会增加位线的电位和参考位线的电位均重置为参考电位所需时间的前提下，并按第一读取顺序依次读取每个存储单元的第一存储数据后，对该存储单元反写第二存储数据，使得在相邻的存储单元的存储数据不同，之后缩短与该存储单元连接的位线和参考位线预充电时间，以增加下一个存储单元读取时出错的几率，若是下一存储单元的存储数据与第一存储数据不同，则证明出错时的第一预设时间为该存储器对应的预充电时间，如此设置，可以对不同的存储器的预充电时间进行测试，以划分出存储器的优劣，以满足不同的使用商对存储器的性能要求。

在一些实施例中，如图14所示，按照第二读取顺序读取每个存储单元的第二存储数据，每读取一个存储单元之后，对该存储单元写入第一存储数据，并对与该存储单元连接的位线和参考位线进行第一预设时间的预充电，第一预设时间小于预充电时间，读取下一存储单元的存储数据，判断下一存储单元的存储数据与第二存储数据是否相同；其中，第二读取顺序与第一读取顺序相反。

在本实施例中，第二读取顺序可以理解为，沿每行中最后一个存储单元指向第一个存储单元的方向，读取最后一行存储单元的第一存储数据之后，再去读取上一行存储单元的第一存储数据，之后依次类催，直至读取完第一行的存储单元的第一存储数据。

示例性地，如图14所示，首先，先读取与位线BL7连接的各个存储单元的第二存储数据“1”，此时，可以将BL3作为参考位线/BL。

沿第二方向Y，即每行中从最后一个存储单元110指向第一个存储单元110的方向，利用位线BL7依次读取与其连接的各个存储单元110的第二存储数据“1”之后，并反写第一存储数据“0”，并且在读取除最后一个存储单元110之外，在读取其余的存储单元110之前，均需要对位线BL7和位线BL3进行第一预设时间的预充电，第一预设时间小于预充电时间，使得，位线BL7和位线BL3难以回到同一参考电位值，增大了在读取与位线BL7连接的倒数第二个存储单元110上的第一存储数据时出错的几率。

之后，沿第二方向，如图15所示，读取与位线BL3连接的各个存储单元的第二存储数据“1”，此时，位线BL0可以作为参考位线/BL，待每读取一个存储单元110的第一存储数据之后，并对该存储单元110反写第一存储数据“0”。

依次类催，如图16所示，沿第二方向，依次读取第三行、第二行以及第一行中各个存储单元110中的第二存储数据“1”，并反写第二存储数据“0”，其数据分布图可以继续参考图5。

按第一读取顺序读取各个存储单元的存储数据时，沿第一方向，读取与每条位线连接的第一个存储单元110的第一存储数据时，由于其前方不具备存储单元，因此，与每条位线连接的第一个存储单元110的存储数据永远为“0”，并不会出现错误，因此，基于提高检测方法的准确性的考虑下，本实施例还进行反向读取，如此设置，为每个存储单元都提供了可以出错的机会，进而，提高了检测方法的准确性。

需要说明的是，当按第二读取顺序读取各个存储单元的存储数据时，若下一个存储单元110的存储数据与第二存储数据“1”相同时，则需要重置第一预设时间的数值，使得此次第一预设时间的数值小于第一次读取时第一预设时间的数值，并重复步骤c，直至在读取下一个存储单元110的存储数据与第一存储数据“1”不同，则证明出错时的第一预设时间为该存储器对应的预充电时间。

在一些实施例中，在步骤a之后，在步骤b之前，存储器的检测方法包括：

向每个存储体100中写入第一电压，第一电压小于存储体100中字线WL的开启电压Vpp，当读取与某条字线连接的存储单元110的存储数据时，与该条字线连接的晶体管打开程度减小，读1或0时，在电荷共享阶段(charge sharing)，位线BL的ΔV就会减小，使得SASensing margin边界过小，引起感应放大器SA资料翻转错误，容易读错。

在一些实施例中，向每个存储体100写入第二电压，第二电压大于与存储体100中字线的关闭电压Vkk。

如此设置，可以使得与字线连接的晶体管关闭程度会减弱，那么与该字线连接的存储单元存储数据会向位线BL上泄露，影响位线BL上ΔV，当读取与该字线相邻的下一条字线连接的存储单元的存储数据时，会引起感应放大器SA资料翻转错误，容易读错。

示例性地，参考图8和图17(b)，当给字线WL0施加的第二电压大于关闭电压时，使得晶体管的关闭程度减弱，会使电容器向与该存储单元10连接的位线BL0上泄露电流，进而使得与字线WL0连接的存储单元的电荷依然向位线BL0上传输，以达到位线BL0的电位大于参考位线/BL4上的电位的目的。

当再次打开字线WL1时，由于字线WL1与字线WL0共用一组位线和参考位线，使得，在读取与字线WL1连接的存储单元的数据时，位线BL的电位依然大于参考位线/BL上的电位，这样后续经过感应放大器SA放大位线BL与参考位线/BL之间的电位差值之后，所读取的与字线WL1连接的存储单元110的存储数据为“1”，与该存储单元110的第一存储数据“0”相反，则证明出错时的第一预设时间为该存储器对应的预充电时间。

需要说明的是，在制备完存储器的结构之后，需要对存储器进行可测试性设计(Design for Test，简称DFT)，因此，存储器的外围电路区会设置测试电路，在实际的测试过程中，可以通过启动测试电路，并利用该测试电路向每个存储体施加第一电压以及第二电压。

在一些实施例中，如图18所示，存储器还包括设置在位线BL和参考位线/BL之间的均衡器单元120，通过均衡器单元120向位线BL和参考位线/BL施加均衡电压。

其中，均衡器单元120包括设置在位线BL与参考位线/BL之间的第一晶体管P1、第二晶体管P2和第三晶体管P3。

第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极连接，并与第一信号线130连接，利用第一信号线130给均衡器单元120提供电压，以打开或者关闭均衡器单元120，也就是说，利用第一信号线130给第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极提供高电平或者低电平，以打开或者关闭上述的晶体管。

第一晶体管P1的源极与位线BL连接，第一晶体管P1的漏极与参考位线/BL连接。

第二晶体管P2的源极与位线BL连接，第二晶体管P2的漏极与第三晶体管P3的源极连接。

第三晶体管P3的漏极与参考位线/BL连接，第二晶体管P2的漏极和第三晶体管P3的源极还与第二信号线140连接，第二信号线140用于给位线BL和参考位线/BL提供重置电压，第二信号线140与外围电路连接，用于给位线BL和参考位线/BL提供重置电压V_BLP。

在一些实施例中，继续参考图18，存储器包括读取电路和外围电路(图中为示出)，读取电路与位线连接，启动读取电路，以将与位线连接的存储单元的存储数据传输至外围电路中。

示例性的，读取电路包括：读取晶体管YSW，读取晶体管YSW的栅极与第三信号线150连接，第三信号线150用于控制读取晶体管YSW的打开或者关闭；读取晶体管YSW的源极与位线BL连接，读取晶体管YSW的漏极与外围电路连接，其中，读取晶体管YSW的漏极与外围电路之间设置有第四信号线160。

当第三信号线150的电位为高电平时，读取晶体管YSW打开，读取晶体管YSW的源极和漏极连通，使得位线BL上的电位通过第四信号线160传输至外围电路中，进而利用外围电路对位线BL上的电位进行读取。

在一些实施例中，为了提高存储器的读取数据的准确性，通常存储器中设置感应放大器SA，其中，感应放大器SA设置在位线BL与该位线BL对应的参考位线/BL之间，感应放大器SA的一端与位线BL连接，另一端与参考位线/BL连接，用于放大位线BL与该位线BL对应的参考位线/BL之间的压差。

示例性地，感应放大器SA包括第四晶体管P4、第五晶体管P5、第六晶体管P6和第七晶体管P7。

第四晶体管P4的栅极与参考位线/BL连接，第四晶体管P4的源极与位线BL连接。

第五晶体管P5的栅极与位线BL连接，第五晶体管P5的源极与参考位线/BL连接，第五晶体管P5的漏极与第四晶体管P4的漏极连接，并与第一电源线NCS连接，第一电源线NCS用于提供低电位电压。

第六晶体管P6的栅极与参考位线/BL连接，第六晶体管P6的源极与位线BL连接。

第七晶体管P7的栅极与位线BL连接，第七晶体管P7的源极与参考位线/BL连接，第七晶体管P7的漏极与第六晶体管P6的漏极连接，并与第二电源线PCS连接，第二电源线PCS用于提供高电位电压。

在本实施例中，第四晶体管P4和第五晶体管P5均为N型晶体管，第六晶体管P6和第七晶体管P7均为P型晶体管。

在本实施例中，当利用位线BL读取数据“1”时，感应放大器SA能够将位线BL上的电位拉高至最高电位Vary，同时将参考位线/BL上的电位拉低至最低电位Vss，以将位线BL与该位线BL对应的参考位线/BL之间的压差放大，便于读取电路的读取。

当按第一读取顺序读取与字线WL1连接的存储单元110的存储数据时，主要包括以下几个过程，当字线WL0关闭并完成重置之后，关闭均衡器单元120，并开启字线WL1，以打开与字线WL1连接的存储单元110，使得存储单元110中的数据与位线BL上电位共享，由于位线BL上的电位和参考位线/BL在字线WL0打开时，并没有重置到参考电位V_BLP，位线BL的电位依然高于参考位线/BL上的电位，等待字线WL1打开之后，开启感应放大器SA，利用感应放大器SA将位线BL上的电位快速地拉高至最高电位Vary，并将参考位线/BL上的电位快速地拉低至最低电位Vss，以放大位线BL与参考位线/BL之间的电位差，之后开启读取电路，利用第四信号线160将存储单元110中的数据传输至外围电路处，以得到与字线WL1连接的存储单元110的数据。

在此过程中，本公开通过降低与存储单元连接的位线和参考位线的预充电时间、降低与存储单元连接的字线的开启电压，以及增大与存储连接的字线的关闭电压，增大了与该存储单元相邻的下一个存储单元读错的几率，进而，便于对存储单元的预充电时间进行测试，以对存储器的优劣进行筛选。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (16)

1.一种存储器的检测方法，其特征在于，所述存储器包括多个存储体，每个所述存储体包括呈矩形阵列排布的多个存储单元，所述检测方法包括如下步骤：

步骤a，向所述存储器的所有存储单元写入第一存储数据；

步骤b，按照第一读取顺序读取每个所述存储单元的第一存储数据，每读取一个所述存储单元之后，对该存储单元写入第二存储数据，所述第二存储数据与所述第一存储数据不同，并对与该存储单元连接的位线和参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，之后，再读取下一存储单元的存储数据，判断读取的所述下一存储单元的存储数据与所述第一存储数据是否相同。

2.根据权利要求1所述的存储器的检测方法，其特征在于，按照第一读取顺序读取每个所述存储单元的第一存储数据的步骤之后，所述方法还包括：

步骤c，按照第二读取顺序读取每个存储单元的第二存储数据，每读取一个所述存储单元之后，对该存储单元写入第一存储数据，并对与该存储单元连接的所述位线和所述参考位线进行第一预设时间的预充电，所述第一预设时间小于所述预充电时间，之后，再读取下一存储单元的存储数据，判断读取的所述下一存储单元的存储数据与所述第二存储数据是否相同；

其中，所述第二读取顺序与所述第一读取顺序相反。

3.根据权利要求2所述的存储器的检测方法，其特征在于，在步骤c之后，所述方法还包括：

若按第一读取顺序读取时，所述下一存储单元的存储数据与所述第一存储数据相同，以及按第二读取顺序读取时，所述下一存储单元的存储数据与所述第二存储数据相同，逐步缩短步骤b中的所述第一预设时间的数值，并重复步骤b和步骤c，直至按第一读取顺序读取时，所述下一存储单元与所述第一存储数据不同，或者按第二读取顺序读取时，所述下一存储单元与所述第二存储数据不同。

4.根据权利要求1-3任一项所述的检测方法，其特征在于，在步骤a之后，在步骤b之前，所述检测方法还包括：降低所述存储器的均衡电压。

5.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，在步骤a之后，在步骤b之前，所述检测方法还包括：

向每个所述存储体写入第一电压，所述第一电压小于所述存储体中字线的开启电压。

6.根据权利要求5所述的存储器的检测方法，其特征在于，向每个所述存储体写入第二电压，所述第二电压大于与所述存储体中字线连接的晶体管的关闭电压。

7.根据权利要求4所述的存储器的检测方法，其特征在于，所述存储器还包括设置在所述位线和所述参考位线之间的均衡器单元；

通过所述均衡器单元向所述位线和所述参考位线施加所述均衡电压。

8.根据权利要求7所述的存储器的检测方法，其特征在于，所述均衡器单元包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；

所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；

所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；

所述第三晶体管的漏极与所述参考位线连接。

9.根据权利要求8所述的存储器的检测方法，其特征在于，所述均衡器单元还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡器单元提供电压，以打开或者关闭所述均衡器单元。

10.根据权利要求9所述的存储器的检测方法，其特征在于，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。

11.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，用于将与该位线连接的存储数据传输至所述外围电路中。

12.根据权利要求11所述的存储器的检测方法，其特征在于，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；

所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极与所述外围电路连接。

13.根据权利要求12所述的存储器的检测方法，其特征在于，所述读取晶体管的漏极通过第四信号线与所述外围电路连接。

14.根据权利要求1-3任一项所述的存储器的检测方法，其特征在于，所述存储器中还包括感应放大器，所述感应放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。

15.根据权利要求14所述的存储器的检测方法，其特征在于，所述感应放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；

所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；

所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；

所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。

16.根据权利要求15所述的存储器的检测方法，其特征在于，所述第四晶体管和所述第五晶体管均为N型晶体管，所述第六晶体管和所述第七晶体管均为P型晶体管。