CN116092543A - 存储器的检测方法 - Google Patents

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CN116092543A
CN116092543A CN202111312740.5A CN202111312740A CN116092543A CN 116092543 A CN116092543 A CN 116092543A CN 202111312740 A CN202111312740 A CN 202111312740A CN 116092543 A CN116092543 A CN 116092543A
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Abstract

本申请提供一种存储器的检测方法，涉及半导体技术领域，该存储器的检测方法包括向与第一字线连接的存储单元中写入第一存储数据，向与第二字线连接的存储单元中写入第二存储数据，第一存储数据与第二存储数据不同；启动第一字线，并保持开启第一预设时间段后关闭，第一预设时间段大于第一时间阈值。本申请利用增加第一字线的开启时间，以达到增加第一字线向第二字线泄漏电流的时间和泄漏的电荷量的目的，之后，通过实际存储数据与第一存储数据进行对比，来准确判断第一字线与第二字线是否存在漏电，保证了相邻的字线之间漏电的检测准确性，进而提高了存储器的良率。

Description

存储器的检测方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种存储器的检测方法。
背景技术
动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
动态随机存储器由多个重复的存储单元组成。每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
随着动态随机存储器向小型化、集成化的方向发展，使得相邻的储存单元之间的距离也随之减小，进而使得相邻的字线之间发生漏电，但是，目前并没有检测方法来准确的检测出相邻的字线之间是否存在漏电，导致动态随机存储器的良率较低。
发明内容
鉴于上述问题，本申请实施例提供一种存储器的检测方法，用于测试相邻的字线是否发生漏电，提高存储器的良率。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例提供一种存储器的检测方法，在任意相邻的两条字线中，其中一条所述字线为第一字线，另外一条所述字线为第二字线，所述检测方法包括：
向与所述第一字线连接的存储单元中写入第一存储数据，向与所述第二字线连接的存储单元中写入第二存储数据，所述第一存储数据与所述第二存储数据不同；
启动所述第一字线，以使与所述第一字线连接的存储单元的晶体管打开，并保持开启第一预设时间段后关闭，所述第一预设时间段大于第一时间阈值；
获取与所述第二字线连接的存储单元的实际存储数据，判断所述实际存储数据与所述第一存储数据是否相同。
在一些实施例中，启动所述第一字线的步骤中，包括：向所述第一字线上施加第一电压，以启动与所述第一字线连接的所述晶体管，其中，所述第一电压大于与所述第一字线的开启电压。
在一些实施例中，开启所述第二字线；启动所述第一字线的步骤中，还包括，向所述第一字线上施加第二电压，以关闭与所述第一字线连接的所述晶体管，其中，所述第二电压大于所述第一字线的关闭电压。
在一些实施例中，所述存储器还包括多条参考位线，多条所述参考位线与多条所述位线一一对应设置，在启动所述第一字线的步骤之后，在开启所述第二字线的步骤之前，所述检测方法还包括：
对与所述第一字线相对应的其中一条所述位线和与该位线对应的所述参考位线进行预充电，以使得预充电后的所述位线的电位与所述参考位线的电位不相等。
在一些实施例中，启动所述存储器的均衡电路，并使所述位线和与该位线对应的所述参考位线在第二预设时间段内处于预充电状态，所述第二预设时间段小于第二时间阈值。
在一些实施例中，所述均衡电路包括设置在所述位线与所述参考位线之间的第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；
所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；
所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；
所述第三晶体管的漏极与所述参考位线连接。
在一些实施例中，所述均衡电路还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡电路提供电压，以打开或者关闭所述均衡电路。
在一些实施例中，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。
在一些实施例中，所述第一存储数据为“1”，所述第二存储数据为“0”；
若与所述第二字线连接的其中一条位线上的存储单元的实际存储数据为“1”，则证明所述第一字线与所述第二字线之间发生漏电。
在一些实施例中，获取与所述第二字线连接的存储单元的实际存储数据的步骤中，包括：
所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，启动所述读取电路，以将与所述第一字线连接的存储数据传输至所述外围电路中。
在一些实施例中，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；
所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极与所述外围电路连接。
在一些实施例中，所述读取晶体管的漏极与所述外围电路之间设置有第四信号线。
在一些实施例中，所述存储器中还包括灵敏放大器，所述灵敏放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。
在一些实施例中，所述灵敏放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；
所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；
所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；
所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。
在一些实施例中，所述第四晶体管和所述第五晶体管均为N型晶体管，所述第六晶体管和所述第七晶体管均为P型晶体管。
本申请实施例所提供的存储器的检测方法中，利用增加第一字线的开启时间，以达到增加第一字线向第二字线泄漏电流的时间的目的，进而增加第一字线向第二字线上泄漏的电荷量，并使得该电荷量能够改变与第二字线连接的存储单元的实际存储数据，之后，通过实际存储数据与第一存储数据进行对比，来准确判断第一字线与第二字线是否存在漏电，保证了相邻的字线之间漏电的检测准确性，进而提高了存储器的良率。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的存储器的检测方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的存储器的布局示意图；
图2为本申请实施例提供的存储器的存储单元的示意图；
图3为本申请实施例提供的存储器的检测方法的工艺流程图；
图4为本申请实施例提供的存储器的检测方法中写入第一存储数据和第二存储数据的示意图；
图5为本申请实施例提供的存储器中第一字线的工作时序图；
图6为本申请实施例提供的存储器的电路图；
图7为本申请实施例提供的存储器的第二字线的工作时序图。
具体实施方式
正如背景技术所述，动态随机存储器的相邻的字线之间存在泄露电流的问题，但是相关技术中的检测方式并不能精准地检测出相邻的字线之间是否存在漏电，经发明人研究发现，出现这种问题的原因在于，在相邻的两条字线中，如果其中一条字线向另外一条字线泄漏的电流不足以改变与另一条字线连接的存储单元的存储数据，这样在后续读取与另一条字线连接的存储单元的数据时，该数据会与理论存储数据相同，难以判断出相邻的字线之间是否存在漏电。
针对上述的技术问题，在本申请实施例中，利用增加第一字线的开启时间，以达到增加第一字线向第二字线泄漏电流的时间的目的，进而增加第一字线向第二字线上泄漏的电荷量，并使得该电荷量能够改变与第二字线连接的存储单元的实际存储数据，之后，通过实际存储数据与第一存储数据进行对比，来准确判断第一字线与第二字线是否存在漏电，保证了相邻的字线之间漏电的检测准确性，进而提高了存储器的良率。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图1为本申请实施例提供的存储器的布局示意图；图2为本申请实施例提供的存储器的存储单元的示意图；图3为本申请实施例提供的存储器的检测方法的工艺流程图；图4为本申请实施例提供的存储器的检测方法中写入第一存储数据和第二存储数据的示意图；图5为本申请实施例提供的存储器中第一字线的工作时序图；图6为本申请实施例提供的存储器的电路图；图7为本申请实施例提供的存储器的第二字线的工作时序图。
下面将结合图1至图7对存储器的检测方法进行详细地描述。
本申请实施例提供的存储器的检测方法，用于检测存储器的相邻字线之间是否存在漏电现象，其中，存储器包括多条位线(Bit Line，简称BL)、多条字线(Wit Line，简称WL)以及多个存储单元10，其中，每个存储单元10与相对应的一条字线WL连接和一条位线BL连接。
如图1所示，多条位线BL呈行分布，且多条位线划分为128个位线组，每个位线组中具有8条位线BL，为了方便下文的描述，不妨将每个位线组中的位线记为BL0、BL1、BL2……BL7。
多条字线WL呈列分布，且多条字线WL划分为128个字线组，每个字线组中具有8条字线WL，为了方便下文的描述，不妨将每个位线组中的位线记为WL0、WL1、WL2……WL7。
多个存储单元10呈矩阵分布，其中，第一列的存储单元10均与字线WL0连接，第二列的存储单元10均与字线WL1连接，依次类推，第八列的存储单元10均与字线WL7连接；第一行的存储单元10均与位线BL0连接，第二行的存储单元10均与位线BL1连接，以此类推，第八行的存储单元10均与位线BL7连接，使得每个存储单元10均与一条字线WL和一条位线BL连接。
其中，如图2所示，每个存储单元10均包括一个晶体管12和和一个电容器11，晶体管12的栅极与字线WL连接，晶体管12的源极与位线BL连接，晶体管12的漏极与电容器11连接，需要说明的是，晶体管12的源极也可以与电容器11连接，相应地，晶体管12的漏极与位线BL连接。
为了方便对存储器的检测方法的描述，不妨将相邻的两条字线中其中一条字线定义为第一字线，另外一条字线定义为第二字线，比如，如图1所示，从左往右，可以将第一条字线WL0定义为第一字线，第二条字线WL1定义为第二字线。
如图3所示，存储器的检测方法包括如下的步骤：
步骤S100：向与第一字线连接的存储单元中写入第一存储数据，向与第二字线连接的存储单元中写入第二存储数据，第一存储数据与第二存储数据不同。
示例性地，如图4所示，首先对存储单元10进行初始化操作，以激活存储单元10，然后进行写入操作，使得与第一字线WL0连接的各个存储单元10被写入第一存储数据，与第二字线WL1连接的各个存储单元10被写入第二存储数据，第一存储数据与第二存储数据不同，比如，当第一存储数据为“1”时，第二存储数据为“0”；又比如，当第一存储数据为“0”时，第二存储数据为“1”。
为了方便对本申请的技术方案进行描述，以下均以第一存储数据为“1”，第二存储数据为“0”，并利用第一条位线BL0来读取与其连接的存储单元10的数据为例进行描述。
步骤S200：启动第一字线，以使与第一字线连接的存储单元的晶体管打开，并保持开启第一预设时间段后关闭，第一预设时间段大于第一时间阈值，第一时间阈值为时序参数tRAS(Row Address Strobe Time，简称tRAS)，其中，时序参数tRAS指代的是行活动时间，其实是从一个行地址预充电命令(Precharge，简称PRE)之后，从激活寻址(Activation，简称ACT)再到读取完成所经过的整个时间。
示例性地，在此步骤中，首先给第一字线WL0写入高电平，使得第一字线WL0处于开启状态，并保持第一预设时间段后关闭，在第一字线WL0处于开启状态时，第一字线WL0会给与其连接的存储单元10的晶体管12的栅极上施加高电平，使得晶体管12的源极和漏极连通，进而使得该存储单元10中电容器11中数据传输至位线BL0上。
需要说明的是，在第一字线WL0打开时，并不对与第一字线WL0的连接的存储单元10进行读取操作，仅是单纯的使第一字线WL0打开第一预设时间段。
步骤S300：开启第二字线。
示例性地，待关闭第一字线WL0之后，给第二字线WL1写入高电平，使得第二字线WL1处于开启状态，此时与第二字线WL1连接的存储单元10上的数据会传输至BL0上。
步骤S400：获取与第二字线连接的存储单元的实际存储数据，若实际存储数据与第一存储数据相同，则证明第一字线与第二字线之间发生漏电。
示例性，若第一存储数据为“1”，第二存储数据为“0”，如果与第二字线WL1连接的存储单元10的实际存储数据为“1”，则证明第一字线WL0与第二字线WL1之间发生漏电。
当第一字线WL0存在漏电时，与第一字线WL0连接的存储单元10上的电荷会传输至与该存储单元对应的位线上，比如，与第一字线WL0连接的存储单元10上的电荷会传输至位线BL0，使得该位线上存在一定的电荷，鉴于第一字线WL0与第二字线WL1共用同一位线BL0，待关闭第一字线WL0之后，打开第二字线WL1，并通过该位线BL0读取与第二字线WL1连接的存储单元10的实际存储数据时，位线BL0的电位为高电平，与参考位线/BL相比，位线BL0的电位增加了△V，之后通过灵敏放大器放大之后，使得读取的实际存储数据为“1”，与第二存储数据相反，即，证明第一字线WL0与第二字线WL1之间发生漏电。
本实施例是利用增加第一字线的开启时间，以达到增加第一字线向第二字线泄漏电流的时间的目的，进而增加第一字线向第二字线上泄漏的电荷量，并使得该电荷量能够改变与第二字线连接的存储单元的实际存储数据，之后，通过实际存储数据与第一存储数据进行对比，来准确判断第一字线与第二字线是否存在漏电，保证了相邻的字线之间漏电的检测准确性，进而提高了存储器的良率。
在本申请中，可以通过如下的两种实现方式，来增加第一字线WL0向第二字线WL1泄漏电流的时间。
在一种可选的实施方式中，启动第一字线的步骤中，包括：向第一字线上施加第一电压，以启动与第一字线连接的晶体管，其中，第一电压大于与第一字线的开启电压。
晶体管11通常具有阈值电压，比如，NMOS晶体管的阈值电压为0.7V，当施加在NMOS晶体管的栅极上的电压大于NMOS管的阈值电压，则会使NMOS晶体管处于导通状态。
字线WL也通常具有峰值电压Vpp和Vkk，当施加在字线WL上的电压大于Vpp时，该字线WL会被选中并打开，因此，可以将电压Vpp称为字线WL的开启电压，其中，Vpp的值位于3v左右；当施加在字线上的电压小于Vkk时，该字线WL会被会关闭，因此可以将电压Vkk称为字线WL的关闭电压。
如图5所示，当向第一字线WL0上施加的第一电压大于第一字线WL0的开启电压时，使得第一字线WL0施加在晶体管12的栅极的电压大于晶体管12的阈值电压，进而可以增加晶体管12的打开程度，以增加电容器11向与该存储单元10连接的位线BL上泄露电流的电荷量，使得位线BL的电位大于参考位线/BL上的电位。
待打开第二字线WL1时，由于第二字线WL1与第一字线W1共用一组位线和参考位线，使得，在读取与第二字线WL1连接的存储单元的数据时，位线BL的电位依然大于参考位线/BL上的电位，这样后续经过灵敏放大器放大位线BL与参考位线/BL之间的电位差值之后，所读取的与第二字线WL1连接的存储单元10的实际存储数据为“1”，与该存储单元10的第二存储数据“0”相反，则证明第一字线WL0与第二字线WL1之间发生泄漏。
在另一种可选的实施方式中，启动第一字线WL0的步骤中，还包括，向第一字线WL0上施加第二电压，以关闭与第一字线WL0连接的晶体管12，其中，第二电压大于与第一字线WL0的关闭电压。
当给第一字线WL0施加的第二电压大于关闭电压时，使得晶体管12的关闭程度减弱，会使电容器11向与该存储单元10连接的位线BL上泄露电流，进而使得与第一字线WL0连接的存储单元的电荷依然向位线BL上传输，以达到位线BL的电位大于参考位线/BL上的电位的目的。
待打开第二字线WL1时，由于第二字线WL1与第一字线WL0共用一组位线和参考位线，使得，在读取与第二字线WL1连接的存储单元的数据时，位线BL的电位依然大于参考位线/BL上的电位，这样后续经过灵敏放大器放大位线BL与参考位线/BL之间的电位差值之后，所读取的与第二字线WL1连接的存储单元10的实际存储数据为“1”，与该存储单元10的第二存储数据“0”相反，则证明第一字线WL0与第二字线WL1之间发生泄漏。
需要说明的是，在制备完存储器的结构之后，需要对存储器进行可行性进行测试(Design for Test，简称DFT)，因此，存储器的外围电路区会设置测试电路，在实际的测试过程中，可以通过启动测试电路，并利用该测试电路分别给第一字线WL0和第二字线WL1施加第一电压和第二电压。
在一些实施例中，存储器还包括多条参考位线，多条参考位线与位线一一对应设置，即，一条位线对应一条参考位线，示例性地，继续参考图1，存储器中具有多个位线组，每个位线组中具有8条位线BL，在读取其中一条位线BL上的存储数据时，可以将与该位线BL相邻的位线BL作为参考位线/BL，利用位线BL与参考位线/BL之间的电压差，来获取其中一条位线BL上的存储数据。
比如，当需要读取第一行存储单元10中数据时，可以利用第一条位线BL0来读取与其连接的存储单元10的数据，此时，可以将第二条位线BL1作为参考位线/BL。
又比如，当需要第二行存储单元10中数据时，可以利用第二条位线BL1来读取与其连接的存储单元10的数据，此时，可以将第一条位线BL0或者第三条位线BL2作为参考位线。
在正常的读取操作过程中，当读取完与第一字线WL0连接的存储单元10的存储数据之后，需要对与第一字线WL0对应的位线BL和参考位线/BL上的电位进行预充电，使得位线BL与参考位线/BL上的电位恢复到同一数值，以便于在打开第二字线WL1时，利用该位线BL与参考位线/BL继续读取与第二字线WL1连接的存储单元10的存储数据。
基于上述的理论，本实施例中，在启动第一字线的步骤之后，在开启第二字线的步骤之前，存储器的检测方法还包括：
对与第一字线对应的其中一条位线和与该位线对应的参考位线进行预充电，以使得预充电后的位线的电位与参考位线的电位不相等。
示例性地，如图1和图4所示，与第一字线WL0相对应的位线BL共有8条，依次为BL0～BL7，与第一字线WL0对应的其中一条位线BL，可以理解为，8条位线中的任意一条位线，比如，第一条位线BL0，与此同时，与该位线对应的参考位线可以理解为第二条位线BL1。
当打开第一字线WL0之后，由于与第一字线WL0连接的存储单元10上第一存储数据为“1”，此时，第一存储数据“1”向位线BL传输，使得存储单元10上的数据与位线BL进行电荷共享阶段，使得位线BL上的电位大于参考位线/BL上的电位。
继续参考图5，待关闭第一字线WL0之后，为了保证读取与第二字线WL1连接的存储单元10的数据的准确性，通常需要对位线BL与参考位线/BL进行预充电，使得位线BL与参考位线/BL的电位恢复到同一数值，但是，在本实施例中，通过使预充电后的位线BL的电位与参考位线/BL的电位不相等，使得位线BL上的电位大于参考位线/BL上的电位，在打开第二字线WL1时，虽然与第二字线WL1连接的存储单元10的第二储存数据“0”，会降低位线BL的电位，但是位线BL上的电位仍然大于参考位线/BL上的电位，使得位线BL上的电位增加△V，这样在后续利用灵敏放大器放大△V之后，读取的数据为“1”，以保证能准确地获知第一字线WL0与第二字线WL1之间发生了电流的泄漏问题。
在一些实施例中，如图6所示，存储器包括均衡电路BLEQ，在需要对位线BL和参考位线/BL进行重置时，可以启动存储器的均衡电路BLEQ，并使位线BL和与该位线BL对应的参考位线/BL在第二预设时间段内处于预充电状态，第二预设时间段小于第二时间阈值；第二时间阈值为位线的电位和参考位线的电位经过预充电后达到电位相等所用的时间，也就是说，第二时间阈值为时序参数tRP(全称为Row Precharge Time，简称tRP)，tRP是DRAM中从预充电命令(PRE)到下一条字线的激活命令(ACT)之间的时间，用于表征了DRAM阵列恢复到预充电状态的速度，尤其是阵列中位线从高电平或低电平充电至中间电位所需要的时间。
如果缩小tRP时间，会导致第二位线WL1启动激活命令时，位线BL上的电位并没有恢复到中间电位VBLE，使得位线BL上的电位依然大于参考位线/BL，导致在读取与第二位线WL1连接的存储单元10的数据时，灵敏放大器SA给出错误的数据结果。
示例性地，如图6所示，均衡电路BLEQ包括设置在位线BL与参考位线/BL之间的第一晶体管P1、第二晶体管P2和第三晶体管P3。
第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极连接，并与第一信号线20连接，利用第一信号线20给均衡电路提供电压，以打开或者关闭均衡电路，也就是说，利用第一信号线20给第一晶体管P1的栅极、第二晶体管P2的栅极以及第三晶体管P3的栅极提供高电平或者低电平，以打开或者关闭上述的晶体管。
第一晶体管P1的源极与位线BL连接，第一晶体管P1的漏极与参考位线/BL连接。
第二晶体管P2的源极与位线BL连接，第二晶体管P2的漏极与第三晶体管P3的源极连接。
第三晶体管P3的漏极与参考位线/BL连接，第二晶体管P2的漏极和第三晶体管P3的源极还与第二信号线30连接，第二信号线30用于给位线BL和参考位线/BL提供重置电压，第二信号线30与外围电路连接，用于给位线BL和参考位线/BL提供中间电压VBLE。
在一些实施例中，获取与所述第二字线连接的存储单元的实际存储数据的步骤中，还包括：
如图6所示，存储器包括读取电路和外围电路(图中为示出)，读取电路与位线连接，启动读取电路，以将与第一字线连接的存储单元的存储数据传输至外围电路中，并利用外围电路获取存储单元的存储数据。
示例性的，读取电路包括：读取晶体管YSW，读取晶体管YSW的栅极与第三信号线40连接，第三信号线40用于控制读取晶体管YSW的打开或者关闭；读取晶体管YSW的源极与位线BL连接，读取晶体管YSW的漏极与外围电路连接，其中，读取晶体管YSW的漏极与外围电路之间设置有第四信号线50。
当第三信号线40的电位为高电平时，读取晶体管YSW打开，读取晶体管YSW的源极和漏极连通，使得位线BL上的电位通过第四信号线50传输至外围电路中，进而利用外围电路对位线BL上的电位进行读取。
在一些实施例中，为了提高存储器的读取数据的准确性，通常存储器中设置灵敏放大器SA，其中，灵敏放大器SA设置在位线BL与该位线BL对应的参考位线/BL之间，灵敏放大器SA的一端与位线BL连接，另一端与参考位线/BL连接，用于放大位线BL与该位线BL对应的参考位线/BL之间的压差。
示例性地，灵敏放大器SA包括第四晶体管P4、第五晶体管P5、第六晶体管P6和第七晶体管P7。
第四晶体管P4的栅极与参考位线/BL连接，第四晶体管P4的源极与位线BL连接。
第五晶体管P5的栅极与位线BL连接，第五晶体管P5的源极与参考位线/BL连接，第五晶体管P5的漏极与第四晶体管P4的漏极连接，并与第一电源线NCS连接，第一电源线NCS用于提供低电位电压。
第六晶体管P6的栅极与参考位线/BL连接，第六晶体管P6的源极与位线BL连接。
第七晶体管P7的栅极与位线BL连接，第七晶体管P7的源极与参考位线/BL连接，第七晶体管P7的漏极与第六晶体管P6的漏极连接，并与第二电源线PCS连接，第二电源线PCS用于提供高电位电压。
在本实施例中，第四晶体管P4和第五晶体管P5均为N型晶体管，第六晶体管P6和第七晶体管P7均为P型晶体管。
在本实施例中，当利用位线BL读取数据“1”时，灵敏放大器SA能够将位线BL上的电位拉高至最高电位Vary，同时将参考位线/BL上的电位拉低至最低电位Vss，以将位线BL与该位线BL对应的参考位线/BL之间的压差放大，便于读取电路的读取。
在读取与第二字线连接在存储单元的存储数据时，主要包括以下几个过程：如图7所示，当第一字线WL0关闭并完成重置之后，关闭均衡电路BLEQ，并开启第二字线WL1，以打开与第二字线WL1连接的存储单元10，使得存储单元10中的数据与位线BL上电位共享，由于位线BL上的电位和参考位线/BL在第一字线打开时，并没有重置到中间电位VBLE，位线BL的电位依然高于参考位线/BL上的电位，等待第二字线WL1打开之后，开启灵敏放大器SA，利用灵敏放大器SA将位线BL上的电位快速地拉高至最高电位Vary，并将参考位线/BL上的电位快速地拉低至最低电位Vss，以放大位线BL与参考位线/BL之间的电位差，之后开启读取电路，利用第四信号线50将存储单元10中的数据传输至外围电路处，以得到与第二字线WL1连接的存储单元10的数据，之后，对参考位线/BL与位线BL进行预充电，并关闭第二字线WL1和灵敏放大器，使得位线BL和参考位线/BL的电位恢复中间电位VBLE，以便于对其余字线连接的存储单元中的数据进行读取。
在本实施例中，一方面通过增加第一字线WL0打开的时间，使得第一字线WL0打开的时间大于时序参数tRAS，以增加第一字线泄漏电流的时间，另一方面通过缩短时序参数tRP，减小位线和参考位线的预充电时间，使得位线和参考位线的电位难以回到中间值VBLE，以影响读取与第二字线连接的存储单元的存储数据的类型，基于此，本实施例通过上述两个方面的改进可以及时地检测出相邻的字线是否发生漏电，为提高存储器的良率提供了保障。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种存储器的检测方法，其特征在于，在任意相邻的两条字线中，其中一条所述字线为第一字线，另外一条所述字线为第二字线，所述检测方法包括：
向与所述第一字线连接的存储单元中写入第一存储数据，向与所述第二字线连接的存储单元中写入第二存储数据，所述第一存储数据与所述第二存储数据不同；
启动所述第一字线，以使与所述第一字线连接的存储单元的晶体管打开，并保持开启第一预设时间段后关闭，所述第一预设时间段大于第一时间阈值；
开启所述第二字线；
获取与所述第二字线连接的存储单元的实际存储数据，判断所述实际存储数据与所述第一存储数据是否相同。
2.根据权利要求1所述的存储器的检测方法，其特征在于，启动所述第一字线的步骤中，包括：向所述第一字线上施加第一电压，以启动与所述第一字线连接的所述晶体管，其中，所述第一电压大于所述第一字线的开启电压。
3.根据权利要求1或2所述的存储器的检测方法，其特征在于，启动所述第一字线的步骤中，还包括，向所述第一字线上施加第二电压，以关闭与所述第一字线连接的所述晶体管，其中，所述第二电压大于所述第一字线的关闭电压。
4.根据权利要求3所述的存储器的检测方法，其特征在于，所述存储器还包括多条参考位线，多条所述参考位线与多条所述位线一一对应设置，在启动所述第一字线的步骤之后，在开启所述第二字线的步骤之前，所述检测方法还包括：
对与所述第一字线相对应的其中一条所述位线和与该位线对应的所述参考位线进行预充电，以使得预充电后的所述位线的电位与所述参考位线的电位不相等。
5.根据权利要求4所述的存储器的检测方法，其特征在于，启动所述存储器的均衡电路，并使所述位线和与该位线对应的所述参考位线在第二预设时间段内处于预充电状态，所述第二预设时间段小于第二时间阈值。
6.根据权利要求5所述的存储器的检测方法，其特征在于，所述均衡电路包括设置在所述位线与所述参考位线之间的第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接；
所述第一晶体管的源极与所述位线连接，所述第一晶体管的漏极与所述参考位线连接；
所述第二晶体管的源极与所述位线连接，所述第二晶体管的漏极与所述第三晶体管的源极连接；
所述第三晶体管的漏极与所述参考位线连接。
7.根据权利要求6所述的存储器的检测方法，其特征在于，所述均衡电路还包括第一信号线，所述第一信号线分别与所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极连接，所述第一信号线用于给所述均衡电路提供电压，以打开或者关闭所述均衡电路。
8.根据权利要求7所述的存储器的检测方法，其特征在于，所述第二晶体管的漏极和所述第三晶体管的源极还与第二信号线连接，所述第二信号线用于给所述位线和所述参考位线提供重置电压。
9.根据权利要求4-8任一项所述的存储器的检测方法，其特征在于，所述第一存储数据为“1”，所述第二存储数据为“0”；
若与所述第二字线连接的其中一条位线上的存储单元的实际存储数据为“1”，则证明所述第一字线与所述第二字线之间发生漏电。
10.根据权利要求9所述的存储器的检测方法，其特征在于，获取与所述第二字线连接的存储单元的实际存储数据的步骤中，包括：
所述存储器包括读取电路和外围电路，所述读取电路与所述位线连接，启动所述读取电路，以将与所述第一字线连接的存储数据传输至所述外围电路中。
11.根据权利要求10所述的存储器的检测方法，其特征在于，所述读取电路包括：读取晶体管，所述读取晶体管的栅极与第三信号线连接，所述第三信号线用于控制所述读取晶体管的打开或者关闭；
所述读取晶体管的源极与所述位线连接，所述读取晶体管的漏极与所述外围电路连接。
12.根据权利要求11所述的存储器的检测方法，其特征在于，所述读取晶体管的漏极与所述外围电路之间设置有第四信号线。
13.根据权利要求4所述的存储器的检测方法，其特征在于，所述存储器中还包括灵敏放大器，所述灵敏放大器设置在所述位线与该位线对应的所述参考位线之间，用于放大所述位线与该位线对应的所述参考位线之间的压差。
14.根据权利要求13所述的存储器的检测方法，其特征在于，所述灵敏放大器包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第四晶体管的栅极与所述参考位线连接，所述第四晶体管的源极与所述位线连接；
所述第五晶体管的栅极与所述位线连接，所述第五晶体管的源极与所述参考位线连接，所述第五晶体管的漏极与所述第四晶体管的漏极连接，并与第一电源线连接，所述第一电源线用于提供低电位电压；
所述第六晶体管的栅极与所述参考位线连接，所述第六晶体管的源极与所述位线连接；
所述第七晶体管的栅极与所述位线连接，所述第七晶体管的源极与所述参考位线连接，所述第七晶体管的漏极与所述第六晶体管的漏极连接，并与第二电源线连接，所述第二电源线用于提供高电位电压。
15.根据权利要求14所述的存储器的检测方法，其特征在于，所述第四晶体管和所述第五晶体管均为N型晶体管，所述第六晶体管和所述第七晶体管均为P型晶体管。
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