KR20090110494A - 반도체 메모리 장치 - Google Patents

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박덕하
송기환
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 플로팅 바디를 가지는 트랜지스터를 구비하는 메모리 셀들을 구비하고 선택된 메모리 셀들에 바이폴라 접합 트랜지스터 동작을 수행하는 복수개의 메모리 셀 어레이 블록들; 기준 메모리 셀을 구비하고 데이터 리드 동작시에 기준 메모리 셀에 흐르는 전류량에 대응하는 비트 라인 센싱의 기준 전압을 생성하는 기준 전압 발생기; 제1 및 제2 프리차지 제어신호에 응답하여 선택되지 않은 메모리 셀들에 연결된 비트 라인을 기준 전압 레벨로 프리차지하는 제1 및 제2 프리차지부; 선택된 메모리 셀들 및 선택되지 않은 메모리 셀들에 연결된 비트 라인 사이에 흐르는 전압의 차이를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 한다. 본 발명에 의할 경우, 비트 라인 센스 증폭부 및 메모리 어레이 사이즈가 감소되고, 간단한 회로 구성으로 전류량의 변화 및 주위 온도의 변화에 적응적으로 데이터 리드 동작을 수행하게 할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 바이폴라 접합 트랜지스터 동작을 사용하는 플로팅 바디 트랜지스터를 가지는 메모리 셀 어레이를 구비하고 가변적인 기준 전압을 생성하여 데이터 라이트 및 리드하는 반도체 메모리 장치에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 커패시터에 전하를 충전하면 데이터 "1"을 저장하는 것이 되고, 커패시터에 충전된 전하가 없으면 데이터 "0"을 저장하는 것이 된다. 그러나, 커패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 하므로 커패시터가 반드시 필요하게 되어 이 메모리 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
이에 대하여 최근에 반도체 메모리 장치의 레이아웃 면적을 줄이기 위해 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하는데, 이 역시 저장된 다수 캐리어는 일정 시 간 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 커패시터를 가지지는 않지만 커패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용되고, 이를 이용하는 경우, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 레이아웃 면적이 훨씬 줄어들게 된다.
특히, 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이가 플로팅 바디 트랜지스터의 바이폴라 접합 트랜지스터 동작을 사용함으로써 고속 동작 및 우수한 데이터 보유 특성을 가지도록 하고자 하는 노력이 계속적으로 이루어지고 있다.
도 1은 종래의 플로팅 바디 트랜지스터의 구조의 등가도를 나타내는 것으로, NMOS전계 효과 트랜지스터(NMOS)(이하, NMOS트랜지스터라 함)와 NPN 바이폴라 접합 트랜지스터(NPN)(이하, NPN트랜지스터라 함)로 이루어져 있다. NMOS트랜지스터(NMOS)의 소스(S)와 NPN트랜지스터(NPN)의 에미터(E)가 공유되고, NMOS트랜지스터(NMOS)의 드레인(D)과 NPN트랜지스터(NPN)의 컬렉터(C)가 공유되고, NPN트랜지스터(NPN)의 베이스(B)는 전기적으로 플로팅 되어 있다. 그리고, NMOS트랜지스터의 게이트(G)와 베이스(B) 사이에 커플링 커패시터(CC)가 존재한다.
데이터 "1"상태는 데이터 "0"상태에 비해서 플로팅 바디 영역(18)에 다수 캐리어, 즉, 정공이 축적되어 있는 상태를 의미하고, 데이터 "0"상태는 데이터 "1"상태에 비해서 플로팅 바디 영역(18)에 소수 캐리어, 즉, 전자가 축적되어 있는 상태 를 의미한다.
게이트 전압(Vg)이 0V인 경우에, 플로팅 바디 트랜지스터가 데이터 "1"상태이거나 데이터 "0"상태이거나에 관계없이 드레인과 소스사이의 전압(Vds)이 소정 레벨 이상이 되기 전에서 급격한 전류 증가를 나타내는데 이와 같은 급격한 전류 증가는 드레인과 소스사이의 전압 차(Vds)가 일정 전압이상이 되면 초기에 드레인 커플링(drain coupling)에 의해서 정공이 베이스(B)로 유입되어 베이스 영역의 전위가 증가하여, 베이스(B)와 에미터(E)사이에 순방향 전압이 걸리게 되고, 이에 따라 에미터 전류가 흐르기 시작한다. 그리고, 에미터 전류의 많은 부분은 콜렉터(C)까지 흐르게 되고, 이 전류는 베이스(B)와 콜렉터(C)사이의 밴드 밴딩(band bending)되어 있는 영역을 통과하면서 밴드 대 밴드 터널링(band-to-band tunneling) 및/또는 임팩트 이온화를 유발하게 된다.
밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 콜렉터(C)로부터 베이스(B)로 정공이 주입되고, 이에 따라 베이스(B)의 전위가 다시 한번 높아지게 된다. 이에 따라 드레인과 소스사이의 전압(Vds)는 증가하여 NPN트랜지스터가 온되면 NPN트랜지스터 자체의 순방향 궤환 시스템에 의해서 바이폴라 전류(Ids)가 급격하게 커지게 된다. 만일 임팩트 이온화에 의한 증배 팩터(multiplication factor)가 커지게 되면 바이폴라 전류(Ids)가 급격하게 증가될 수도 있다.
게이트 전압(Vg)이 음의 전압 레벨을 갖는 경우에는 게이트 전압(Vg)이 0V인 경우에 비해서 드레인과 소스사이의 전압(Vds)이 상대적으로 높은 전압에서 바이폴라 전류가 급격하게 증가되는데, 이는 게이트 전압(Vg)이 낮을수록 베이스의 정전 위가 낮아지므로 드레인과 소스 사이의 전압(Vds)이 커져야만 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 온될 수 있기 때문이다.
한편, 최근에 플로팅 바디를 가지는 메모리 셀을 구비하고 데이터 라이트 및 리드 동작을 하는 반도체 메모리 장치 중에 바이폴라 접합 트랜지스터 동작을 수행하는 비트 라인 센스 증폭 회로에 대한 연구와 주위 온도 변화에 따라 메모리 셀의 데이터 리드 전압을 적응적으로 변화시켜 전류의 차이를 감지할 수 있는 마진을 확보해 주는 반도체 메모리 장치에 대한 연구가 활발히 진행되고 있다.
다음으로, 도 2는 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 하는 일부 블록도로서, 메모리 셀 어레이 블록(BLK1), 비트 라인 선택기들(10-11), 기준 비트 라인 선택기(12-1), 레벨 리미터들(14-1, 14-(m+1)), 센스 증폭기(16-1), 기준 전압 발생기(18), 비교기(COM1), 래치(LA1), 라이트 백 게이트(WBG1), 리드 컬럼 선택 게이트(RG1), 라이트 컬럼 선택 게이트(WG1), 및 기준 라이트 컬럼 선택 게이트(RWG)로 구성되어 있다.
도 2에서 구성 요소들이 단수개로 도시되어 있고 비트 라인들(BL1 내지 BLj)이 센싱 증폭부(400) 좌측에만 배치되어 있지만, 이해의 편의를 위하여 나머지 복수개의 구성 요소들은 생략하고 오픈(open)형 비트 라인 또는 포울디드(folded)형 비트 라인일 수도 있으므로 비트 라인 바 신호들(BLB1 내지 BLBj)의 도시는 생략한다.
도 2에 나타낸 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
먼저, 기준 메모리 셀들(RMC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)이 활성화되어 1.5V정도의 전압이 인가되고 기준 비트 라인 선택신호(RBS1)가 활성화되면 기준 비트 라인(RBL1)이 기준 센스 비트 라인(RSBL)에 연결된다. 기준 라이트 컬럼 선택신호(RWCSL)가 활성화되면 NMOS트랜지스터(N7)가 온 되고, 이에 따라 라이트 데이터 라인(WD)으로 전송되는 데이터가 기준 비트 라인 선택신호(RSBL)를 통하여 기준 비트 라인(RBL1)으로 전송된다. 그리고, 워드 라인들(WL11, WL21) 각각과 기준 비트 라인(RBL2) 각각의 사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 "1"을 라이트한다.
즉, 데이터 리드 동작시에 기준 전압(VREF)을 발생하기 위하여 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인(RBL1)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "0"이 라이트되고, 기준 비트 라인(RBL2)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "1"이 라이트된다.
다음으로, 메모리 셀들(MC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결된다. 라이트 컬럼 선택신호(WCSL1)가 활성화되면 NMOS트랜지스터(N6)가 온 되고, 이때, 라이트 데이터 라인(WD)으로 -1.5V의 전압이 인가되면, 이 전압이 센스 비트 라인(SBL1)을 통하여 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이 연결된 메모리 셀(MC)에 데이터 "0"이 라이트되고, 라이트 데이터 라인(WD)으로 1.5V의 전압이 인가되면 데이터 "1"이 라이트된다.
이제, 메모리 셀들(MC)에 대한 리드 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결되고, 비트 라인(BL1)으로부터 센스 비트 라인(SBL1)으로 신호가 전송된다. 이때, 기준 비트 라인 선택신호들(RBS1, 2)이 동시에 활성화되고, 이에 따라 기준 비트 라인들(RBL1, 2)이 기준 센스 비트 라인(RSBL)에 연결되고, 기준 비트 라인들(RBL1, 2)로부터 기준 센스 비트 라인(RSBL)으로 신호가 전송된다.
레벨 리미터(14-1)가 센스 비트 라인(SBL1)으로 흐르는 전류에 의해서 센스 비트 라인(SBL1)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a1)로부터 센스 비트 라인(SBL1)으로부터 전류가 흐르는 것을 방지하여 센스 비트 라인(SBL1)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고, 메모리 셀(MC)에 저장된 데이터에 해당하는 전류(Ic1)를 발생하면 센스 증폭기(16-1)는 전류(Ic1)를 감지하여 센싱 전압(sn1)을 발생한다.
기준전압 발생기(18)가 전류(Ic(m+1))를 감지하여 센스 증폭기(16-1)로부터 출력되는 데이터 "0"에 해당하는 전압과 데이터 "1"에 해당하는 전압 사이의 기준전압(VREF)을 발생하면 비교기(COM1)는 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)과 기준전압(VREF)을 비교하여 센싱 데이터를 발생한다.
즉, 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)의 레벨이 기준전압(VREF)의 레벨보다 낮으면 해당 노드(a)로 "하이"레벨의 신호를 출력하고, 반대로 기준전압(VREF)의 레벨보다 높으면 해당 노드(a)로 "로우"레벨의 신호를 출력한다.
래치(LA1)는 센싱 데이터를 래치하는데, 리드 컬럼 선택신호(RCSL1)가 활성화되면 NMOS트랜지스터들(N2, N4)이 온 되고, 이때, 노드(a)가 "하이"레벨이면 NMOS트랜지스터(N5)가 온 되어 "로우"레벨의 데이터를 반전 리드 데이터 라인(RDB)으로 전송하고, 반면에, 노드(b)가 "하이"레벨이면 NMOS트랜지스터(N3)가 온 되어 "로우"레벨의 데이터를 리드 데이터 라인(RD)으로 전송한다. 즉, 리드 동작시에 리드 데이터 라인(RD) 또는 반전 리드 데이터 라인(RDB)으로 "로우"레벨의 데이터가 전송된다.
그런데, 이와 같은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하고 데이터 라이트 및 리드 동작을 하는 반도체 메모리 장치는 기준 전압 발생기가 비트 라인 센스 증폭부에 포함되어 있는 경우 비트 라인 센스 증폭용 기준 전압을 생성하기 위하여 비트 라인 센스 증폭부 크기가 커지고, 기준 메모리 셀들(RMC)로 구성된 더미 셀이 메모리 어레이 내에 추가되어 메모리 어레이 사이즈가 증가하는 문제점이 있었다.
또한, 기준 메모리 셀들(RMC)을 인에이블 시키기 위해서 더미 셀을 별도로 인에이블하는 제어가 번거롭고, 데이터 리드 동작을 수행하기 위하여 레벨 리미터, 비교기, 래치, 라이트 백 게이트, 리드 컬럼 선택 게이트(RG1), 라이트 컬럼 선택 게이트(WG1), 및 기준 라이트 컬럼 선택 게이트(RWG) 등의 복잡한 회로 구성을 필요로 한다는 문제점이 있었다.
한편, 종래의 플로팅 바디 트랜지스터의 기준 전압 생성 방식은 내부 전압(VINTA)과 접지 전압(VSS)의 중간 레벨의 고정된 전압값을 비트 라인 센싱의 기준 전압으로 사용함에 따라 해당 기준 메모리 셀(RM1)의 드레인-소스간 전류(Ids)량의 변화에 적응적으로 대처하지 못하게 되어 비트 라인 센스 증폭기가 안정적으로 전류의 차이를 정확하게 감지할 수가 없었다.
또한, 반도체 메모리 장치가 주위 온도가 정상적인 실내 온도와 현저하게 차이나는 비정상적인 상황에 처해지게 될 때에 플로팅 바디 트랜지스터의 DC 특성이 변화됨에도 불구하고 주위 온도의 변화에 상관없이 고정된 전압값을 비트 라인 센싱의 기준 전압으로 사용하므로 데이터 "0" 및 데이터 "1"을 만드는 드레인-소스간 전류값 차의 마진이 극히 작아져 센스 증폭기가 안정적으로 전류의 차이를 감지할 수 있는 마진을 충분히 확보하기 어렵게 되어 반도체 메모리 장치의 리드 동작이 오동작할 가능성이 높게 되는 문제점이 있었다.
본 발명의 목적은 바이폴라 접합 트랜지스터 동작을 이용하는 1-트랜지스터 DRAM에서 드레인-소스간 전류량의 변화 및 주위 온도의 변화에 따라 비트 라인 센싱의 기준 전압을 적응적으로 변화시켜 전압의 차이를 감지할 수 있는 마진을 충분히 확보해 주는 반도체 메모리 장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 워드 라인들, 소스 라인들 및 비트 라인에 의해서 연결되고 플로팅 바디를 가지는 트랜지스터를 구비하는 메모리 셀들을 구비하고 선택된 메모리 셀들에 바이폴라 접합 트랜지스터 동작을 수행하여 데이터를 라이트 및 리드하는 복수개의 메모리 셀 어레이 블록들; 기준 메모리 셀을 구비하고 데이터 리드 동작시에 기준 메모리 셀에 흐르는 전류량에 대응하는 비트 라인 센싱의 기준 전압을 생성하는 기준 전압 발생기; 데이터 리드 동작시에 제1 및 제2 프리차지 제어신호에 응답하여 선택되지 않은 메모리 셀들에 연결된 비트 라인을 기준 전압 레벨로 프리차지하는 제1 및 제2 프리차지부; 데이터 리드 동작시에 선택된 메모리 셀들에 연결된 비트 라인과 선택되지 않은 메모리 셀들에 연결된 비트 라인 사이에 흐르는 전압의 차이를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 프리차지 제어신호에 응답하여 선택된 메모리 셀들에 연결된 비트 라인과 선택되지 않은 메모 리 셀들에 연결된 비트 라인의 비트 라인쌍을 내부 전압으로 프리차지하는 내부 전압 프리차지부; 리드 프리차지 제어신호에 응답하여 비트 라인쌍을 접지 전압으로 프리차지하는 접지 전압 프리 차지부; 해당 컬럼 선택신호에 응답하여 비트 라인쌍과 해당 데이터 라인쌍 사이에 데이터를 전송하는 컬럼 선택 게이트부를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 및 제2 프리차지 제어신호 각각 및 컬럼 선택 신호 펄스를 인가받아 제1 프리차지 제어신호 및 컬럼 선택 신호 펄스 또는 제2 프리차지 제어신호 및 컬럼 선택 신호 펄스가 모두 하이 레벨로 인가되는 경우에만 제1 및 제2 프리차지부를 활성화시켜, 선택된 비트 라인쌍의 데이터만을 라이트 및 리드하게 하는 제1 및 제2 프리차지 인에이블 신호를 각각 출력하는 제1 및 제2 프리차지 제어부를 더 구비할 수 있는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치는 비트 라인 센스 증폭부에 기준 전압 발생기가 포함되어 있지 않고 기준 메모리 셀들로 구성된 더미 셀이 불필요하게 되어 비트 라인 센스 증폭부 및 메모리 어레이 사이즈가 감소되고, 간단한 회로 구성으로 전류량의 변화 및 주위 온도의 변화에 적응적으로 데이터 리드 동작을 수행할 수 있게 된다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 바이폴라 접합 트랜지스터 동작을 이용한 1T DRAM에서 데이터 리드 전압(Vread)의 허용 범위를 나타내는 전압 대비 전류 특성 곡선으로서, 가로축은 드레인-소스간 전압(Vds), 세로축은 드레인-소스간 전류(Ids)의 로그값을 나타내고, 실곡선은 데이터 "1"상태를 만드는 전압-전류 특성 곡선, 점곡선은 데이터 "0"상태를 만드는 전압-전류 특성 곡선을 나타낸다.
도 3에서 보는 바와 같이 데이터 "1"상태를 만드는 전압-전류 특성 곡선은 초기에 드레인-소스간 전압(Vds)이 증가하여도 드레인-소스간 전류(Ids)는 서서히 증가하다가 드레인-소스간 전압(Vds)이 제1 드레인-소스간 전압 레벨(Vds1)에 도달하게 되면 드레인-소스간 전류(Ids)가 급격하게 증가하는 특성을 보이고, 데이터 "0"상태를 만드는 전압-전류 특성 곡선은 초기에 드레인-소스간 전압(Vds)이 증가하여도 드레인-소스간 전류(Ids)는 서서히 증가하다가 드레인-소스간 전압(Vds)이 제2 드레인-소스간 전압 레벨(Vds2)에 도달하게 되면 드레인-소스간 전류(Ids)가 급격하게 증가하는 특성을 보인다.
이때, 센스 증폭기가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 확보하기 위해서는 데이터 리드 전압(Vread)이 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하는 것이 가장 바람직하고, 센스 증폭기가 전류(Ids)의 차이를 감지할 수 있는 최소한의 마진(margin)인 오프 셋 전압보다는 큰 값을 보장 하여야 한다.
즉, 데이터 리드 전압(Vread)과 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과의 전압 레벨 차이 및 데이터 리드 전압(Vread)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)과의 전압 레벨 차이 중에서 작은 값이 센스 증폭기의 오프 셋 전압보다 커야 한다.
일반적으로 바이폴라 접합 트랜지스터 동작을 이용한 플로팅 바디 트랜지스터를 구비하는 반도체 메모리 장치는 비트 라인 센싱을 하는데 있어서 내부 전원 전압(VINTA)과 접지 전압(VSS)의 중간 레벨인 비트라인 프리차지 전압(VBL)을 기준 전압으로 이용한다.
반도체 메모리 장치의 비트 라인 센싱에 있어서 기준 전압(Vref)은 원래 액티브 동작시의 메모리 셀에 인가되는 소스 라인 전압(V니)을 일정한 비율로 분배하여 생성한 후에 비트라인을 초기화시키기 위한 비트라인 프리차지 전압(VBLP)을 생성하여 사용한다.
다음으로, 도 4는 본 발명의 반도체 메모리 장치 내 기준 전압 발생기의 회로도로서, 목표 기준 전압 발생부(110), 비교부(120)를 구비하고, 목표 기준 전압 발생부(110)는 일측에 소스 라인 전압(VSL)을 인가받는 NMOS 트랜지스터로 구성되는 기준 메모리 셀(RM1), 일측이 기준 메모리 셀(RM1)에 연결되고 타측이 접지 전압에 연결된 두 개의 저항들(R1, R2)로 구성된다.
여기에서, 저항들(R1, R2)은 이해의 편의상 2개로 도시하였지만 3개 이상도 가능하고 PMOS 트랜지스터나 NMOS 트랜지스터로 대체해도 무방하다.
도 4를 참조하여 본 발명의 일실시예인 반도체 메모리 장치 내 기준 전압 발생기의 각 블록들의 기능을 설명하면 다음과 같다.
목표 기준 전압 발생부(110)는 기준 메모리 셀(RM1)과 직렬로 연결된 저항들(R1, R2)을 구비하고 기준 메모리 셀(RM1)을 통하여 소스 라인 전압(VSL)을 인가받아 워드 라인 신호(WL)에 응답하여 드레인-소스간 전류(Ids)를 흐르게 함으로써 저항들(R1, R2)의 접점에서 목표 기준 전압을 생성한다.
비교부(120)는 목표 기준 전압 발생부(110)에서 생성된 목표 기준 전압을 정단자에 인가받고 프리 차지부(도 6 참조)로부터 실제 동작하는 비트라인 프리차지 전압(VBL)을 부궤환하여 부단자에 인가받아 양 전압의 크기를 비교하여 가변하는 비트라인 프리차지 전압(VBL)을 기준 전압으로 출력한다.
다음으로, 도 5는 도 4에 나타낸 본 발명의 기준 전압 발생기 내 기준 메모리 셀(RM1)의 드레인-소스간 전류의 변화에 따른 전압-전류 곡선이다.
가로축은 드레인-소스간 전압(Vds), 세로축은 드레인-소스간 전류(Ids)의 로그값을 나타내고, 실곡선은 데이터 "1"상태를 만드는 전압-전류 특성 곡선, 점곡선은 데이터 "0"상태를 만드는 전압-전류 특성 곡선을 나타낸다.
도 5는 데이터 "1"상태 및 데이터 "0"상태인 트랜지스터의 드레인과 소스사이의 전압(Vds)의 변화에 대한 드레인과 소스사이의 전류(Ids)의 변화를 나타내는데, 드레인-소스 전압(Vds)은 초기에 소스 라인 전압(VSL)과 동일한 2.0V 인 제1 드레인-소스 전압(Vds1)에서 시작하여 도 4의 기준 전압 발생기 내 기준 메모리 셀(RM1)의 드레인-소스간 전류(Ids)량의 증가로 상대적으로 감소되어 1.6V까지 이르게 되는 제2 드레인-소스 전압(Vds2)으로 변화된다.
도 4 및 도 5를 참조하여 본 발명의 기준 전압 발생기의 동작을 설명하면 다음과 같다.
이해의 편의를 위하여 소스 라인 전압(VSL)이 2V이고 기준 메모리 셀(RM1)에 데이터 "1"을 라이트 및 리드한다고 가정한다.
목표 기준 전압 발생부(110) 내 기준 메모리 셀(RM1)은 데이터 "1"을 라이트하여 저장하고 있다가 NMOS 트랜지스터의 드레인-소스 전압(Vds)을 2V로 인가하면 데이터 "1"상태를 만드는 셀에는 전류가 많이 흐르고 데이터 "0"상태를 만드는 셀에는 전류가 거의 흐르지 않게 된다.
목표 기준 전압 발생부(110)는 이와 같은 데이터 "1"상태를 만드는 셀과 데이터 "0"상태를 만드는 셀간의 드레인-소스 전압에 따른 전류 특성 차를 이용하여 데이터 "1"을 리드하는데 필요한 목표 기준 전압을 생성한다.
즉, 초기에는 해당 워드 라인 신호(WL)가 로우 레벨로 인가되어 NMOS 트랜지스터가 턴 오프 상태를 유지하므로 접지 전압 레벨이었던 제1 노드(a)가 데이터 리드 명령(Read)에 따라 데이터 리드 조건이 되면 비트 라인 센싱의 기준 전압을 생성하기 위하여 워드 라인 신호(WL)가 활성화되어 하이 레벨로 천이되면 NMOS 트랜지스터가 턴 온 됨에 따라 소스 단자에 인가되는 소스 라인 전압(VSL)을 전달하여 드레인-소스간 전류(Ids)가 흐르도록 함으로써 드레인 단자인 제1 노드(a)의 전압 레벨을 상승시킨다.
이때 드레인-소스간 전압(Vds)은 소스 라인 전압(VSL)과 제1 노드(a)의 전압의 차로서, 초기에 소스 라인 전압(VSL)과 동일한 제1 드레인-소스 전압(Vds1) 레벨인 2.0V 에서 시작하여 점차 감소되어 제2 드레인-소스 전압(Vds2) 레벨인 1.6V까지 이르게 되면 데이터 "1"상태를 만드는 셀에서 전류가 흐르지 않게 되어 제1 노드(a)의 전압 레벨은 더 이상 상승하지 않게 되므로 제1 드레인-소스 전압(Vds1) 레벨(2.0V)과 기준 전압 발생기 내 기준 메모리 셀(RM1)의 드레인-소스간 전류(Ids)량의 증가로 상대적으로 감소된 제2 드레인-소스 전압(Vds2) 레벨(1.6V)의 차이인 전압 레벨(0.4V)까지 상승하게 되어 그 전압 레벨이 유지되게 된다.
목표 기준 전압 발생부(110) 내 두 개의 저항들(R1, R2)은 NMOS 트랜지스터로부터 드레인-소스간 전류(Ids)량의 증가에 따라 전압 레벨이 변화되는 제1 노드(a)의 전압을 인가받아 일정한 비율로 전압을 분배하여 두 개의 저항들의 접점인 제2 노드(b)에서 가변적인 목표 기준 전압을 생성한다.
비교부(120)는 목표 기준 전압 발생부(110)에서 생성된 목표 기준 전압을 정단자에 인가받고 프리 차지부(도 6 참조)로부터 실제 동작하는 비트라인 프리차지 전압(VBL)을 부궤환하여 부단자에 인가받아 양 전압의 크기를 비교한다.
만일 목표 기준 전압이 실제 동작하는 비트라인 프리차지 전압(VBL)보다 큰 경우 즉, 제1 노드(a)의 전압 레벨이 드레인-소스간 전압(Vds)보다 큰 경우에는 비트라인 프리차지 전압(VBL)을 증가시켜 출력하고, 만일 목표 기준 전압이 실제 동작하는 비트라인 프리차지 전압(VBL)보다 큰 경우 즉, 제1 노드(a)의 전압 레벨이 드레인-소스간 전압(Vds)보다 작은 경우에는 비트라인 프리차지 전압(VBL)을 감소시켜 출력한다.
이와 같이 본 발명의 기준 전압 발생기는 내부 전압(VINTA)과 접지 전압(VSS)의 중간 레벨의 고정된 전압값을 비트 라인 센싱의 기준 전압으로 사용한 종래의 기준 전압 발생기와는 달리 해당 기준 메모리 셀(RM1)의 드레인-소스간 전류(Ids)량에 따라 변화되는 제1 노드(a)의 전압이 분배된 전압 레벨을 만들어 비트 라인 센싱의 기준 전압으로 사용한다.
다음으로, 도 6은 플로팅 바디 트랜지스터의 온도변화에 따른 DC 특성을 나타내는 전압-전류 곡선으로서, 곡선(a)는 온도가 섭씨 25도에서의 DC 특성을 나타내고 곡선(b)는 온도가 섭씨 0 도에서의 DC 특성을 나타낸다.
마찬가지로, 가로축은 드레인-소스간 전압(Vds), 세로축은 드레인-소스간 전류(Ids)의 로그값을 나타내고, 실곡선은 데이터 "1"상태를 만드는 전압-전류 특성 곡선, 점곡선은 데이터 "0"상태를 만드는 전압-전류 특성 곡선을 나타낸다.
도 6은 데이터 "1"상태 및 데이터 "0"상태인 트랜지스터의 드레인과 소스사이의 전압(Vds)의 변화에 대한 드레인과 소스사이의 전류(Ids)의 변화를 나타내는데, 곡선(b)가 곡선(a)와 다른 점은 드레인-소스간 전압(Vds)이 증가함에 따라 드레인-소스간 전류(Ids)도 함께 서서히 증가하다가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 트랜지스터의 온도 특성 때문에 더 커짐에 따라 전압-전류 특성 곡선이 전체적으로 우측 방향으로 쉬프트된다는 점이다.
즉, 곡선(a)에서 소스 라인 전압(VSL)을 2V라고 가정하였을 때 온도가 섭씨 25도에서 데이터 "0"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제1 드레인-소스간 전류(Ids1)이고 데이터 "1"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제3 드레인-소스간 전류(Ids3)로서, 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 전류(Ids)의 차이를 정확하게 감지할 수가 있다.
하지만, 곡선(b) 에서 온도가 섭씨 0 도로 하강하게 되면 데이터 리드 전압(Vread)은 (2V)로 고정된 상태에서 플로팅 바디 트랜지스터의 DC 특성이 변화되어 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 더 커지게 됨에 따라 데이터 "0"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제2 드레인-소스간 전류(Ids2)이고 데이터 "1"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제4 드레인-소스간 전류(Ids4)로 급격하게 하강하게 된다.
따라서, 반도체 메모리 장치가 동작하는 주위 온도가 섭씨 0 도 이하로 하강하는 등의 온도 변화가 있게 되면 양 전류 차의 마진이 극히 작아 센스 증폭기가 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진을 충분히 확보하기 어려워 전류(Ids)의 차이를 정확히 감지할 수가 없게 되므로 결국 반도체 메모리 장치의 리드 동작이 오동작할 가능성이 높게 되는 문제점이 있었다.
이러한 문제점을 극복하기 위하여 본 발명의 반도체 메모리 장치 내 기준 전압 발생기는 도 4에서, 목표 기준 전압 발생부(110) 내 두 개의 저항들(R1, R2)은 NMOS 트랜지스터로부터 드레인-소스간 전류(Ids)를 통하여 온도의 변화에 따라 전압 레벨이 변화되는 제1 노드(a)의 전압을 인가받아 일정한 비율로 전압을 분배하 여 두 개의 저항들의 접점인 제2 노드(b)에서 온도의 변화에 가변적인 목표 기준 전압을 생성한다.
즉, 곡선(a)에서 보는 바와 같이 온도가 섭씨 25도에서는 데이터 "0"을 만드는 제1 드레인-소스간 전류(Ids1)와 데이터 "1"을 만드는 제3 드레인-소스간 전류(Ids3) 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 드레인-소스간 전류(Ids)의 차이를 정확하게 감지할 수가 있다.
그런데, 해당 워드 라인 신호가 하이 레벨로 천이되어 NMOS 트랜지스터가 턴 온 됨에 따라 드레인-소스간 전류(Ids)가 통과하여 제1 노드(a)의 전압 레벨이 상승하다가 반도체 메모리 장치가 동작하는 주위 온도가 섭씨 0 도 이하로 하강하는 등의 온도 변화가 있게 되면 플로팅 바디 트랜지스터의 DC 특성이 변화되어 곡선(b) 에서 보는 바와 같이 드레인-소스간 전압(Vds)이 증가함에 따라 전압-전류 특성 곡선이 전체적으로 우측 방향으로 쉬프트된다.
이에 따라 드레인-소스간 전압(Vds)이 소스 라인 전압(VSL)과 동일 레벨이 되는 시점인 2.0V까지 이르게 되면 데이터 "1"상태를 만드는 셀에서 전류가 흐르지 않게 되고, 제1 노드(a)의 전압 레벨은 소스 라인 전압(VSL) 레벨과 최초 드레인-소스 전압(Vds)의 차이인 전압 레벨(0.4V)까지 상승하게 되어 그 전압 레벨이 유지되게 된다.
이로써 제1 노드(a)의 전압은 반도체 메모리 장치가 동작하는 주위 온도의 변화에 따라 전압 레벨이 적응적으로 변화된다.
비교부(120)는 목표 기준 전압 발생부(110)에서 생성된 목표 기준 전압을 정 단자에 인가받고 프리 차지부(도 7 참조)로부터 실제 동작하는 비트라인 프리차지 전압(VBL)을 부궤환하여 부단자에 인가받아 양 전압의 크기를 비교한다.
만일 드레인-소스간 전압(Vds)이 제1 노드(a)의 전압 레벨보다 작은 경우에는 비트라인 프리차지 전압(VBL)을 증가시켜 출력하고, 만일 드레인-소스간 전압(Vds)이 제1 노드(a)의 전압 레벨보다 큰 경우에는 비트라인 프리차지 전압(VBL)을 감소시켜 출력한다.
만일 목표 기준 전압이 실제 동작하는 비트라인 프리차지 전압(VBL)보다 큰 경우 즉, 목표 기준 전압 레벨의 크기와 비례하는 제1 노드(a)의 전압 레벨이 드레인-소스간 전압(Vds)보다 큰 경우에는 비트라인 프리차지 전압(VBL)을 증가시켜 출력하고, 만일 목표 기준 전압이 실제 동작하는 비트라인 프리차지 전압(VBL)보다 큰 경우 즉, 제1 노드(a)의 전압 레벨이 드레인-소스간 전압(Vds)보다 작은 경우에는 비트라인 프리차지 전압(VBL)을 감소시켜 출력한다.
이와 같이 본 발명의 기준 전압 발생기는 반도체 메모리 장치가 동작하는 주위 온도의 변화에 상관없이 고정된 전압값을 비트 라인 센싱의 기준 전압으로 사용한 종래의 기준 전압 발생기와는 달리 주위 온도의 변화에 따라 제1 노드(a)의 전압과 함께 변화되는 비트라인 프리차지 전압(VBL)을 제1 노드(a)의 전압이 분배된 전압 레벨로 사용하여 비트 라인 센싱 특성에 따라 센싱 마진을 고려한 특정 전압 레벨의 기준 전압을 생성하게 된다.
따라서, 본 발명의 기준 전압 발생기는 반도체 메모리 장치가 처해 있는 주위 온도의 변화에 따라 기준 전압을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압과 데이터 "0"상태를 만드는 드레인-소스 전압의 중간 값을 취하도록 함으로써 센스 증폭기가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 충분히 확보하게 함으로써 반도체 메모리 장치의 데이터 리드 동작을 정확하게 할 수 있도록 한다.
다음으로, 도 7은 본 발명의 일실시예에 따른 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 하는 일부 블록도로서, 메모리 셀 어레이 블록들(BLK1, BLK2), 기준 전압 발생기(100), 제1 및 제2 프리차지부(200, 300), 센싱 증폭부(400), 내부 전압 프리 차지부(500), 접지 전압 프리 차지부(600), 컬럼 선택 게이트부(700)를 구비한다.
메모리 셀 어레이 블록들(BLK1, BLK2) 각각은 워드 라인들(WL1, WL2), 비트 라인들(BL1, BL1B), 및 소스 라인들(SL1, SL2) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC1, MC2)로 구성되어 있고, 제1 및 제2 프리차지부(200, 300)는 각각 NMOS트랜지스터(N1, N2)로 구성된다.
기준 전압 발생기(100)는 기준 메모리 셀(RM1), 두 개의 저항들(R1, R2), 비교부(120)로 구성되고, 각 구성요소들의 연결 관계와 기능은 도 4에 나타낸 본 발명의 반도체 메모리 장치 내 기준 전압 발생기의 회로도와 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
여기에서, 기준 전압 발생기(100) 내 기준 메모리 셀(RM1)은 온도 특성이 메모리 셀 어레이 블록들(BLK1, BLK2) 내 메모리 셀과 동일해야 하므로 동일한 반도 체 메모리 제조 공정으로 생산된 것이어야 하지만, 기준 메모리 셀(RM1)에 인가되는 소스 라인 전압(VSL) 및 워드 라인 신호(WL)는 고, 메모리 셀 어레이 블록들(BLK1, BLK2) 내 메모리 셀들(MC1, MC2) 각각에 인가되는 소스 라인들(SL1, SL2)의 전압 및 워드 라인들(WL1, WL2)과는 다른 신호들로서 데이터 리드 조건이 되었을 때에 비트 라인 센싱의 기준 전압을 생성하기 위하여 활성화되는 별도의 신호들이다.
마찬가지로 저항들(R1, R2)은 이해의 편의상 저항값이 동일한 2개로 도시하였지만, 저항값이 다른 3개 이상도 가능하고 PMOS 트랜지스터나 NMOS 트랜지스터로 대체해도 무방하다.
센싱 증폭부(400)는 PMOS센스 증폭기(PSA)와 NMOS센스 증폭기(NSA)로 구성되며, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N3, N4)로 구성된다.
내부 전압 프리 차지부(500)는 PMOS트랜지스터들(P3, P4)로 구성되어 있고, 접지 전압 프리 차지부(600)는 NMOS트랜지스터들(N5, N6)로 구성되며, 컬럼 선택 게이트부(700)는 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
특히, 도 7에서는 비트 라인(BL1)이 센싱 증폭부(400) 좌측에 배치되고 센싱 증폭부(400) 우측에 상보적 관계인 비트 라인 바 신호(BLB1)가 배치되는 오픈(open)형 비트 라인으로 도시되어 있지만, 비트 라인 바 신호(BLB1)가 비트 라인(BL1)과 함께 센싱 증폭부(400) 좌측 또는 우측에 배치되는 포울디드(folded)형 비트 라인일 수도 있다.
도 7에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1, BLK2)는 워드 라인들(WL1, WL2), 소스 라인들(SL1, SL2), 및 비트 라인들(BL1, BL1B)에 의해서 선택된 메모리 셀들(MC1, MC2)을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드한다.
즉, 라이트 동작시에 해당 워드 라인들(WL1, WL2)으로 소정 레벨의 전압이 인가되고 해당 비트 라인(BL1)으로 소정 레벨보다 높은 레벨의 전압이 인가되면 데이터 "0"이 라이트되고, 워드 라인들(WL1, WL2)으로 소정 레벨의 전압이 인가되고 해당 비트 라인(BL1)으로 소정 레벨보다 낮은 레벨의 전압이 인가되면 데이터 "1"이 라이트된다.
리드 동작시에 해당 워드 라인들(WL1, WL2)으로 소정 레벨의 전압이 인가되면 해당 비트 라인들(BL1, BL1B)로 흐르는 전류가 달라지게 되어 라이트되었던 데이터 "1" 또는 데이터 "0"을 리드한다.
기준 전압 발생기(100)는 기준 메모리 셀(RM1)로부터 드레인-소스간 전류(Ids)를 인가받아 생성한 목표 기준 전압을 실제 동작하는 비트라인 프리차지 전압(VBL)의 크기와 비교하여 드레인-소스간 전류(Ids)량 및 주위 온도의 변화에 따라 센싱 마진을 고려하여 적응적으로 가변하는 비트 라인 센싱의 기준 전압을 생성한다.
제1 및 제2 프리차지 회로(200, 300)는 프리차지 제어신호(PREB1, PREB2) 각 각에 응답하여 해당 비트 라인쌍(BL1, BL1B)을 프리차지 전압(VBL)레벨로 프리차지한다.
센싱 증폭부(400)는 선택된 메모리 셀들(MC1, MC2)을 통하여 리드된 데이터에 대하여 비트 라인들에 흐르는 바이폴라 전류(Ids)의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭하는데, PMOS센스 증폭기(PSA)는 해당 비트 라인쌍(BL1, BL1B) 중 하나의 라인의 "로우"레벨의 전압을 감지하여 센스 증폭 전압(LA) 레벨(1.2V)로 증폭하고, NMOS센스 증폭기(NSA)는 해당 비트 라인쌍(BL1, BL1B) 중 하나의 라인의 "하이"레벨의 전압을 감지하여 센스 증폭 전압(LAB) 레벨(0V)로 증폭한다.
컬럼 선택 게이트부(700)은 해당 컬럼 선택 신호(CSL)을 통하여 전송되는 해당 컬럼 선택신호에 응답하여 비트 라인쌍(BL1, BL1B)과 해당 데이터 라인쌍(D1, D1B)사이에 데이터를 전송한다.
다음으로 도 8은 도 7에 나타낸 본 발명의 일실시예인 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도로서, 명령어 신호(CMD), 프리차지 제어신호(PRE), 리드 프리차지 제어신호(PRER), 제1 및 제2 프리차지 제어신호(PREB1, PREB2), 컬럼 선택 신호 라인(CSL), 소스 라인(SL1), 워드 라인(WL1), 센스 증폭 전압(LA), 센스 증폭 바 전압(LAB), 비트 라인쌍(BL1/BL1B)을 구비한다.
여기에서는 이해의 편의를 위하여 메모리 셀 어레이 블록(BLK1)의 워드 라 인(WL1)과 비트 라인쌍(BL1/BL1B)에 연결된 메모리 셀들(MC1, MC2)에 데이터 "1"이 저장되어 있다는 가정하에 데이터 "1"을 라이트 및 리드하는 경우의 동작을 설명하도록 한다.
먼저, 기간(T0)에서 외부로부터 데이터 라이트 명령(Write)이 입력되면 초기에 비트 라인쌍(BL1, BL1B)을 프리차지하기 위하여 프리차지 제어신호(PRE)가 로우 레벨로 인가되고 라이트 컬럼 선택 신호 라인(WCSL1)이 로우 레벨로 인가되어 비트 라인쌍(BL1, BL1B)은 내부 전압(VINT)으로 프리차지된다.
기간(T1)에서 프리차지 제어신호(PRE)가 하이 레벨로 활성화되면 비트 라인(BL1)은 내부 전압(VINT) 레벨에서 점차적으로 하강한다. 또한, 라이트 컬럼 선택 신호(WCSL1)가 활성화되면 컬럼 선택 게이트부(700)가 온되고 데이터 라인쌍들(D1, D1B)이 해당 비트 라인쌍(BL1, BL1B)에 연결되어 데이터 라인쌍(D12, D12B)의 "로우"레벨과 "하이"레벨의 데이터 쌍이 비트 라인쌍(BL1, BL1B)으로 전송된다.
기간(T2)에서 소스 라인(SL1) 및 워드 라인(WL1)이 하이 레벨로 활성화되면 소스 라인(SL1) 및 워드 라인(WL1)으로 소정의 전압(2V, 0V)이 인가되어 워드 라인(WL1)과 비트 라인(BL1)에 연결된 메모리 셀(MC1)이 선택되고, 메모리 셀들의 베이스와 콜렉터 사이의 밴드 대 밴드 터널링이 일어나서 데이터 "1"이 라이트되게 된다.
기간(T5)에서 비트 라인쌍(BL1, BL1B)을 다시 내부 전압(VINT)으로 프리차지하기 위하여 프리차지 제어신호(PRE)가 로우 레벨로 천이되면 비트 라인쌍(BL1, BL1B)은 다시 내부 전압(VINT)으로 프리차지되고, 센스 증폭기들(PSA, NSA)이 동작 하지 않아 비트 라인쌍(BL1, BL1B)의 전압이 각각 0V, 1.2V로 유지된다. 이때, 데이터 유지 기간동안 비트 라인쌍(BL1, BL1B)을 내부 전압(VINT)으로 프리차지하지 않고 접지 전압 레벨로 프리차지하는 것도 가능하다.
그 후에, 외부로부터 데이터 리드 명령(Read)이 입력되면 기간(T6)에서 프리차지 제어신호(PRE) 및 리드 프리차지 제어신호(PRER)가 하이 레벨로 천이되어 비트 라인쌍(BL1, BL1B)은 내부 전압(VINT) 레벨에서 접지 전압 레벨로 하강한다. 만일 기간(T5)에서 데이터 유지 기간동안 비트 라인쌍(BL1, BL1B)을 접지 전압 레벨로 프리차지하는 경우에는 기간(T6)에서 비트 라인쌍(BL1, BL1B)을 다시 접지 전압 레벨로 하강시키지 않아도 된다.
기간(T7)에서 제2 프리차지 제어신호(PREB2)가 하이 레벨로 천이되면 비트 라인(BL1)은 접지 전압 레벨에서 프리차지 전압(VBL)레벨로 상승하고, 비트 라인 바(BL1B)는 접지 전압 레벨에서 프리차지 전압(VBL)의 1/2 레벨로 상승하며, 소스 라인(SL1)이 하이 레벨로 천이되면 소스 라인(SL1)으로 소정의 전압이 인가되어 해당 메모리 셀(MC1)이 선택된다.
즉, 기간(T7)은 비트 라인쌍(BL1, BL1B))의 사이에 전압 차가 디벨롭(develop)되는 구간으로서, 워드 라인(WL1)이 활성화되면 비트 라인(BL)과 연결되어 있는 메모리 셀(MC1)이 인에이블되어 메모리 셀(MC1)에 라이트된 데이터가 "1"이므로 비트 라인(BL)의 전압 레벨은 A 레벨까지 상승되고, 비트 라인(BLB)의 전압 레벨은 프리차지 전압(VBL)레벨인 A/2 레벨까지 상승되어 비트 라인 센싱을 하게 된다.
만일, 메모리 셀(MC1)에 라이트된 데이터가 "0"이었다면 비트 라인(BL)의 전압 레벨은 그대로 0V를 유지하고 비트 라인(BLB)의 전압 레벨은 프리차지 전압(VBL)레벨인 A/2 레벨까지 상승되어 비트 라인 센싱을 하게 된다.
결국, 본 발명에 따른 반도체 메모리 장치는 메모리 셀(MC1)에 라이트된 데이터에 상관없이 비트 라인(BL)과 비트 라인 바(BLB)의 전압 레벨 사이에 A/2 레벨의 전압 차가 발생되어 안정적인 비트 라인 센싱을 하게 된다.
기간(T8)에서 센스 증폭회로(10)의 동작을 인에이블하기 위한 센스 증폭 전압들(LA, LAB)이 각각 1.2V와 0V로 인가되면 비트 라인(BL1)은 다시 프리차지 전압(VBL) 레벨에서 내부 전압(VINT) 레벨로 상승하고, 비트 라인 바(BL1B)는 프리차지 전압(VBL)의 1/2 레벨에서 접지 전압 레벨로 다시 하강한다.
즉, 기간(T8)은 비트 라인쌍(BL1, BL1B)에 대한 센싱 및 증폭 동작이 수행되는 구간으로서, 센스 증폭회로(10)의 동작을 인에이블하기 위한 센스 증폭 전압들(LA, LAB)이 각각 1.2V, 0V로 인가되면 메모리 셀 어레이 블록(BLK1)의 우측의 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 센싱 동작을 수행하여 비트 라인쌍(BL1, BL1B)을 1.2V, 0V로 증폭시킨다.
기간(T9)에서 리드 컬럼 선택 신호 라인(RCSL1)이 활성화되어 하이 레벨로 천이되면 비트 라인쌍(BL1, BL1B))의 데이터가 해당 데이터 라인쌍(D1, D1B)으로 전송된다.
즉, 기간(T9)은 메모리 셀들(MC1, MC2)에 대한 데이터 전송 및 재저장 동작이 수행되는 구간으로서, 리드 컬럼 선택 신호 라인(RCSL1)이 활성화되면 컬럼 선 택 선택 게이트부(700)가 온되어 비트 라인쌍(BL1, BL1B))의 데이터가 해당 데이터 라인쌍(D1, D1B)으로 전송되고, 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL1)과 비트 라인(BL1)사이에 연결된 메모리 셀(MC1)에 데이터 "1"이 재저장된다.
기간(T10)에서 프리차지 제어신호(PRE)가 다시 로우 레벨로 천이되면 비트 라인쌍(BL1, BL1B)은 다시 내부 전압(VINT)으로 프리차지된다.
도 7 및 도 8을 참조하여 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 라이트 및 리드 동작을 설명하면 다음과 같다.
데이터 "1" 및 데이터 "0" 의 라이트 및 리드 동작시 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어인 정공들의 축적과 바이폴라 전류(Ids)의 흐름 여부를 이용하는 동작은 도 2에 나타낸 종래의 반도체 메모리 장치의 라이트 및 리드 동작과 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
마찬가지로, 이해의 편의를 위하여 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL1)과 비트 라인쌍(BL1/BL1B)에 연결된 메모리 셀들(MC1, MC2)에 데이터 "1"을 라이트 및 리드하는 경우의 동작을 설명하도록 한다.
먼저, 기간(T0)에서 외부로부터 데이터 라이트 명령(Write)이 입력됨에 따라 내부 전압 프리 차지부(500) 내 PMOS트랜지스터들(P3, P4)의 게이트 단자로 프리차지 제어신호(PRE)가 로우 레벨로 인가되면 PMOS트랜지스터들(P3, P4)가 턴 온되어 비트 라인쌍(BL1, BL1B)은 내부 전압(VINT)으로 프리차지된다.
기간(T1)에서 프리차지 제어신호(PRE)가 하이 레벨로 천이되어 내부 전압 프리 차지부(500) 내 PMOS트랜지스터들(P3, P4)의 게이트 단자에 인가되면 PMOS트랜지스터들(P3, P4)가 턴 오프되어 비트 라인(BL1)은 내부 전압(VINT) 레벨에서 점차적으로 하강한다.
또한, 라이트 컬럼 선택 신호(WCSL1)가 하이 레벨로 천이되어 컬럼 선택 게이트부(700) 내 NMOS트랜지스터들(N7, N8)의 게이트 단자에 인가되면 NMOS트랜지스터들(N7, N8)이 턴 온되어 데이터 라인쌍들(D1, D1B)이 해당 비트 라인쌍(BL1, BL1B)에 연결되고 데이터 라인쌍(D12, D12B)의 "로우"레벨과 "하이"레벨의 데이터 쌍이 각각 비트 라인쌍(BL1, BL1B)으로 전송된다.
기간(T2)에서 소스 라인(SL1) 및 워드 라인(WL1)이 하이 레벨로 활성화되면 소스 라인(SL1) 및 워드 라인(WL1)으로 소정의 전압이 인가되어 해당 메모리 셀(MC1)이 선택되고, 기간(T0)에서 메모리 셀들(MC1)에 데이터 "1"이 저장되어 있는 것으로 가정하였으므로 메모리 셀들(MC1)의 드레인과 소스사이의 전압(Vds)가 2V가 되고, 이에 따라 메모리 셀들(MC1)의 베이스와 콜렉터사이의 밴드 대 밴드 터널링 및/또는 임팩트 이온화가 일어나서 데이터 "1"이 라이트되게 된다.
기간(T5)에서 프리차지 제어신호(PRE)가 다시 로우 레벨로 천이되어 내부 전압 프리 차지부(500) 내 PMOS트랜지스터들(P3, P4)의 게이트 단자에 인가되면 PMOS트랜지스터들(P3, P4)이 턴 온되어 비트 라인쌍(BL1, BL1B)은 내부 전압(VINT)으로 다시 프리차지된다. 즉, 소스 라인(SL1)으로 0V의 전압, 워드 라인(WL1)으로 -2V의 전압을 인가하면, 메모리 셀들(MC1)의 플로팅 바디의 정전위가 낮아지게 되고, 이에 따라 NPN트랜지스터가 오프되어 플로팅 바디에 축적된 정공이 유지될 수 있다.
이때, 워드 라인(WL1)으로 -2V의 전압이 인가됨으로써 인해서 데이터 "1" 이 저장된 메모리 셀이 오프되어 저장된 데이터를 유지하게 되는데, 데이터 라이트 동작 구간에서는 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)는 동작하지 않으므로 비트 라인쌍(BL1, BL1B)은 각각 "로우"레벨과 "하이"레벨의 데이터를 유지한다.
다음으로, 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL1)과 비트 라인쌍(BL1/BL1B)에 연결된 메모리 셀(MC1)로부터 데이터 "1"을 리드하는 동작을 설명한다.
기간(T6)에서 데이터 리드 명령(Read)에 따라 프리차지 제어신호(PRE)가 다시 하이 레벨로 천이되어 내부 전압 프리 차지부(500) 내 PMOS트랜지스터들(P3, P4)의 게이트 단자에 인가되면 PMOS트랜지스터들(P3, P4)이 턴 오프되고, 리드 프리차지 제어신호(PRER)가 하이 레벨로 천이되어 접지 전압 프리 차지부(600) 내 NMOS트랜지스터들(N5, N6)에 인가되면 NMOS트랜지스터들(N5, N6)이 턴 온되어 비트 라인쌍(BL1, BL1B)은 접지 전압으로 프리차지된다.
한편, 기준 전압 발생기(100)는 상기와 같은 데이터 리드 조건이 되면 비트 라인 센싱의 기준 전압을 생성하기 위하여 소스 라인 전압(VSL) 및 워드 라인 신호(WL)가 활성화되어 기준 메모리 셀(RM1)로부터 드레인-소스간 전류(Ids)를 인가받아 생성한 목표 기준 전압을 실제 동작하는 비트라인 프리차지 전압(VBL)의 크기 와 비교하여 드레인-소스간 전류(Ids)량 및 주위 온도의 변화에 따라 센싱 마진을 고려하여 적응적으로 가변하는 비트 라인 센싱의 기준 전압을 생성한다.
기간(T7)은 비트 라인쌍(BL1, BL1B))의 사이에 전압 차가 디벨롭(develop)되는 구간으로서, 비트 라인(BL)과 비트 라인 바(BLB)의 전압 레벨 사이에 기준 전압값 레벨의 전압 차가 발생되어 안정적인 비트 라인 센싱을 하게 된다.
즉, 기간(T7)에서 제2 프리차지 제어신호(PREB2)가 하이 레벨로 천이되어 제2 프리차지부(300)의 NMOS트랜지스터(N2)에 인가되면 NMOS트랜지스터(N2)가 턴 온되어 비트 라인(BL1)은 접지 전압 레벨에서 기준 전압값(VBL)의 2배(A)로 상승하고, 비트 라인 바(BL1B)는 접지 전압 레벨에서 기준 전압 값(A/2)으로 상승하며, 소스 라인(SL1)이 하이 레벨로 천이되면 소스 라인(SL1)으로 소정의 전압이 인가되어 해당 메모리 셀(MC1)이 선택된다.
여기에서, 메모리 셀(MC1)에 라이트된 데이터가 "0"이었다면 비트 라인(BL)의 전압 레벨은 그대로 0V를 유지하고 비트 라인(BLB)의 전압 레벨은 기준 전압값인 A/2 레벨까지 상승되어 비트 라인 센싱을 하게 된다.
기간(T8)은 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 센싱 및 증폭 동작을 수행하는 구간으로서, 비트 라인쌍(BL1, BL1B)을 1.2V, 0V로 증폭시킨다.
즉, 기간(T8)에서 센싱 증폭부(400)를 인에이블하기 위한 센스 증폭 전압들(LA, LAB)이 각각 1.2V와 0V로 인가된 상태에서 제2 프리차지 제어신호(PREB2)가 로우 레벨로 다시 천이되면 NMOS트랜지스터(N2)가 턴 오프되어 기준 전압값의 2배로 상승된 비트 라인(BL1)이 NMOS센스 증폭기(NSA)의 NMOS트랜지스터(N4)에 인가되 면 NMOS트랜지스터(N4)가 턴 온되어 센스 증폭 전압(LAB)인 0V가 비트 라인 바(BL1B)에 전달되고, 문턱 전압보다 낮은 기준 전압값을 가지는 비트 라인 바(BL1B)가 PMOS센스 증폭기(PSA)의 PMOS트랜지스터(P1)에 인가되면 PMOS트랜지스터(P1)가 턴 온되어 센스 증폭 전압(LA)인 1.2V가 비트 라인(BL1)에 전달된다.
기간(T9)은 메모리 셀(MC1)에 대한 데이터 전송 및 재저장 동작이 수행되는 구간이다.
즉, 기간(T9)에서 리드 컬럼 선택 신호 라인(RCSL1)이 하이 레벨로 천이되어 컬럼 선택 게이트부(700) 내 NMOS트랜지스터들(N7, N8)의 게이트 단자에 인가되면 NMOS트랜지스터들(N7, N8)이 턴 온되어 데이터 라인쌍들(D1, D1B)이 해당 비트 라인쌍(BL1, BL1B)에 연결되면 비트 라인쌍(BL1, BL1B))의 데이터가 해당 데이터 라인쌍(D1, D1B)으로 전송된다.
기간(T10)에서 프리차지 제어신호(PRE)가 다시 로우 레벨로 천이되면 비트 라인쌍(BL1, BL1B)은 다시 내부 전압(VINT)으로 프리차지되므로 기간(T9)에서 메모리 셀(MC1)에 대한 데이터 재저장 동작이 수행되어 워드 라인(WL1)과 비트 라인(BL1)사이에 연결된 메모리 셀(MC1)에 데이터 "1"이 재저장된다.
다음으로, 도 9는 본 발명의 플로팅 바디를 가지는 메모리 셀을 구비하는 다른 실시예의 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 하는 일부 블록도로서, 메모리 셀 어레이 블록들(BLK1, BLK2), 기준 전압 발생기(100), 제1 및 제2 프리차지부(200, 300), 센싱 증폭부(400), 내부 전압 프리 차지부(500), 접 지 전압 프리 차지부(600), 컬럼 선택 게이트부(700), 제1 및 제2 프리차지 제어부(800, 900)를 구비한다.
도 7에 나타낸 본 발명의 일실시예에 따른 데이터 라이트 및 리드 동작을 하는 일부 블록도에서의 구성과 차이점은 NAND 게이트들(NAND1, NAND2) 각각과 인버터(IN1, IN2) 각각의 직렬 연결로 구성된 제1 및 제2 프리차지 제어부(800, 900)를 추가적으로 구비한다는 점이다.
제1 및 제2 프리차지 제어부(800, 900) 각각은 프리차지 제어신호(PREB1, PREB2)와 컬럼 선택 신호 펄스(CSLP)를 인가받아 양 신호들이 하이 레벨로 인가되는 경우에만 제1 및 제2 프리차지부(200, 300)를 활성화시켜 선택된 해당 비트 라인쌍의 데이터만을 라이트 및 리드하게 하는 프리차지 인에이블 신호(PRE_EN1, PRE_EN2)를 출력한다.
기타 나머지 블록들의 기능은 도 7에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 블록들의 기능과 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
다음으로, 도 10은 도9에 나타낸 본 발명의 다른 실시예인 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도로서, 명령어 신호(CMD), 프리차지 제어신호(PRE), 리드 프리차지 제어신호(PRER), 컬럼 선택 신호 펄스(CSLP), 제1 및 제2 프리차지 제어신호(PREB1, PREB2), 컬럼 선택 신호 라인(CSL), 소스 라인(SL1), 워드 라인(WL1), 센스 증폭 전압(LA), 센스 증폭 바 전압(LAB), 비트 라인쌍(BL1/BL1B)을 구비한다.
도 8에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 동작 타이밍도와 차이점은 데이터 라이트 및 리드 동작시에 선택된 해당 비트 라인쌍의 데이터만을 리드하도록 제어하는 컬럼 선택 신호 펄스(CSLP)를 추가적으로 구비한다는 점이다.
따라서, 메모리 셀 어레이 블록(BLK1) 내 메모리 셀들(MC1, MC2)에 데이터 "1"을 라이트하는 동작은 도 7에 나타낸 본 발명의 일실시예인 반도체 메모리 장치에 따른 데이터 라이트 동작과 동일하므로 메모리 셀들(MC1, MC2)로부터 데이터 "1"을 리드하는 동작에 대해서만 설명한다.
외부로부터 데이터 리드 명령(Read)이 입력되면 기간(T6)에서 프리차지 제어신호(PRE) 및 리드 프리차지 제어신호(PRER)가 하이 레벨로 천이되어 비트 라인쌍(BL1, BL1B)은 내부 전압(VINT) 레벨에서 접지 전압 레벨로 하강하는데, 이때 컬럼 선택 신호 펄스(CSLP)도 함께 하이 레벨로 천이된다.
기간(T7)에서 컬럼 선택 신호 펄스(CSLP)가 하이 레벨을 유지하는 상태에서 제2 프리차지 제어신호(PREB2)가 하이 레벨로 천이되면 비트 라인(BL1)은 접지 전압 레벨에서 프리차지 전압(VBL)레벨로 상승하고, 비트 라인 바(BL1B)는 접지 전압 레벨에서 프리차지 전압(VBL)의 1/2 레벨로 상승하며, 소스 라인(SL1)이 하이 레벨로 천이되면 소스 라인(SL1)으로 소정의 전압이 인가되어 해당 메모리 셀(MC1)이 선택된다.
그 후에 기간(T8)에서 비트 라인(BL1)이 다시 내부 전압(VINT) 레벨로 상승하고, 비트 라인 바(BL1B)가 접지 전압 레벨로 다시 하강하는 동작, 기간(T9)에서 비트 라인쌍(BL1, BL1B))의 데이터가 해당 데이터 라인쌍(D1, D1B)으로 전송되는 동작, 기간(T10)에서 비트 라인쌍(BL1, BL1B)이 다시 내부 전압(VINT)으로 프리차지되는 동작은 도4에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 동작 타이밍도와 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
도 9 및 도 10를 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 라이트 및 리드 동작을 설명하면 다음과 같다.
마찬가지로 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL1)과 비트 라인쌍(BL1/BL1B)에 연결된 메모리 셀(MC1)에 데이터 "1"을 라이트하는 동작은 도7 및 도 8에 나타낸 본 발명의 일실시예인 반도체 메모리 장치에 따라 데이터 라이트 동작과 동일하므로 메모리 셀(MC1)로부터 데이터 "1"을 리드하는 동작에 대해서만 설명한다.
기간(T6)에서 데이터 리드 명령(Read)에 따라 프리차지 제어신호(PRE)가 다시 하이 레벨로 천이되어 내부 전압 프리 차지부(500) 내 PMOS트랜지스터들(P3, P4)의 게이트 단자에 인가되면 PMOS트랜지스터들(P3, P4)이 턴 오프되고, 리드 프리차지 제어신호(PRER)가 하이 레벨로 천이되어 접지 전압 프리 차지부(600) 내 NMOS트랜지스터들(N5, N6)에 인가되면 NMOS트랜지스터들(N5, N6)이 턴 온되어 비트 라인쌍(BL1, BL1B)은 접지 전압으로 프리차지되는 동작은 도7 및 도 8에 나타낸 본 발명의 일실시예인 반도체 메모리 장치에 따라 데이터 리드 동작과 동일하지만, 기간(T6)에서 컬럼 선택 신호 펄스(CSLP)도 함께 하이 레벨로 천이된다는 점이 다르다.
마찬가지로 기준 전압 발생기(100)는 상기와 같은 데이터 리드 조건이 되면 비트 라인 센싱의 기준 전압을 생성하기 위하여 소스 라인 전압(VSL) 및 워드 라인 신호(WL)가 활성화되어 기준 메모리 셀(RM1)로부터 드레인-소스간 전류(Ids)를 인가받아 생성한 목표 기준 전압을 실제 동작하는 비트라인 프리차지 전압(VBL)의 크기와 비교하여 드레인-소스간 전류(Ids)량 및 주위 온도의 변화에 따라 센싱 마진을 고려하여 적응적으로 가변하는 비트 라인 센싱의 기준 전압(VBL)을 생성한다.
기간(T7)은 비트 라인쌍(BL1, BL1B))의 사이에 전압 차가 디벨롭(develop)되는 구간으로서, 비트 라인(BL)과 비트 라인 바(BLB)의 전압 레벨 사이에 기준 전압값 레벨의 전압 차가 발생되어 안정적인 비트 라인 센싱을 하게 되는데, 도7 및 도 8에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 데이터 리드 동작과의 차이점은 다음과 같다.
제2 프리차지 제어신호(PREB2)가 제2 프리차지부(300)의 NMOS트랜지스터(N2)에 바로 인가되지 않고 컬럼 선택 신호 펄스(CSLP)와 함께 제2 프리차지 제어부(900)를 경유하여 인가된다는 점과 양 신호가 모두 하이 레벨로 인가되는 경우에만 제2 프리차지부(300)가 활성화되어 선택된 해당 비트 라인쌍의 데이터만을 라이트 및 리드한다는 점이다.
즉, 기간(T6) 이전에 컬럼 선택 신호 펄스(CSLP)가 로우 레벨을 유지하는 상태에서는 제2 프리차지부(300)가 활성화될 수 없어 비트 라인 바(BL1B)는 접지 전압 레벨에서 기준 전압 값으로 상승되지 않고, 컬럼 선택 신호 펄스(CSLP)가 기간(T6)에서 하이 레벨로 천이되어 기간(T7)에서 하이 레벨을 유지하는 상태에서 제 2 프리차지 제어신호(PREB2)가 하이 레벨로 천이되어 제2 프리차지 제어부(900) 에 인가될 때만이 제2 프리차지부(300)가 활성화되어 비트 라인 바(BL1B)가 접지 전압 레벨에서 기준 전압 값으로 상승된다.
다시 말해 제2 프리차지 제어부(900) 내 NAND 게이트(NAND2)에서 제2 프리차지 제어신호(PREB2)와 컬럼 선택 신호 펄스(CSLP)를 인가받아 반논리곱 연산한 후에 인버터(IN2)에서 레벨을 반전하여 프리차지 인에이블 신호(PRE_EN2)를 출력하므로 양 신호들이 하이 레벨로 인가되는 경우에만 제2 프리차지 인에이블 신호(PRE_EN2)가 하이 레벨로 출력되어 제2 프리차지부(300) 내 NMOS트랜지스터(N2)의 게이트 단자에 인가됨에 따라 NMOS트랜지스터(N2)를 턴 온시키고, 비트 라인 바(BL1B)를 접지 전압 레벨에서 기준 전압 값으로 상승시키게 된다.
이로써 선택된 해당 비트 라인쌍의 데이터만을 리드하게 되고 선택되지 않은 비트 라인쌍의 데이터는 리드하지 않게 됨으로써 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치가 데이터를 라이트 및 리드하는데 필요로 하는 전력 소모를 감소시킬 수 있게 된다.
이하 기간(T8)에서 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 센싱 및 증폭 동작을 수행하는 동작과 기간(T9)에서 메모리 셀들(MC1, MC2)에 대한 데이터 전송 및 재저장 동작이 수행되는 되는 동작은 도7 및 도 8에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 데이터 라이트 및 리드 동작과 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
이와 같이 본 발명의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메 모리 장치는 종래의 반도체 메모리 장치와 달리 비트 라인 센싱용 기준 전압을 생성하기 위한 기준 전압 발생기(100)가 비트 라인 센스 증폭부에 포함되어 있지 않아 비트 라인 센스 증폭부 크기가 증가되는 것을 방지할 수 있고, 기준 메모리 셀들로 구성된 더미 셀을 메모리 어레이 내에 추가할 필요가 없어 메모리 어레이 사이즈가 증가하는 것을 방지할 수 있다.
또한, 종래의 반도체 메모리 장치에서 데이터 리드 동작을 수행하기 위하여 필요했던 레벨 리미터, 비교기, 래치, 라이트 백 게이트, 리드 컬럼 선택 게이트, 라이트 컬럼 선택 게이트, 및 기준 라이트 컬럼 선택 게이트 등의 복잡한 회로 구성이 불필요하게 될 뿐 아니라, 선택된 해당 비트 라인쌍의 데이터만을 리드하게 됨으로써 데이터를 라이트 및 리드하는데 필요로 하는 전력 소모를 획기적으로 감소시킬 수 있다.
한편, 본 발명의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치는 내부 전압(VINTA)과 접지 전압(VSS)의 중간 레벨의 고정된 전압값을 비트 라인 센싱의 기준 전압으로 사용하는 종래의 플로팅 바디 트랜지스터의 기준 전압 생성 방식과 달리 해당 기준 메모리 셀(RM1)의 드레인-소스간 전류(Ids)량의 변화에 적응적으로 대처할 수 있어 비트 라인 센스 증폭기가 안정적으로 전류의 차이를 정확하게 감지할 수 있게 된다.
또한, 반도체 메모리 장치가 주위 온도가 정상적인 실내 온도와 현저하게 차이나는 비정상적인 상황에 처해지게 될 때에 플로팅 바디 트랜지스터의 DC 특성이 변화됨에 따라 적응적으로 가변하는 전압값을 비트 라인 센싱의 기준 전압으로 사 용하므로 센스 증폭기가 안정적으로 전류의 차이를 감지할 수 있는 마진을 충분히 확보하게 되어 반도체 메모리 장치의 리드 동작을 정확하게 수행할 수 있게 된다.
상술한 실시예들에서는 2개의 소스 라인들(SL1, SL2)과 한 쌍의 비트 라인(BL1, BL1B)에 연결된 메모리 셀들에 대하여 동시에 데이터 리드 동작을 수행하는 것을 설명하였지만, 만일 메모리 셀 어레이가 복수개의 메모리 셀 어레이 뱅크들을 구비하는 경우에는 메모리 셀 어레이 뱅크의 복수개의 소스 라인들과 복수쌍의 비트 라인에 연결된 메모리 셀들에 대하여 동시에 데이터 리드 동작을 수행하는 것 또한 가능하고, 예시된 온도와 전압 레벨들은 일정 범위내에서 다른 온도와 다른 전압 레벨들로 대체하여 인가하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 플로팅 바디 트랜지스터의 구조의 등가도이다.
도 2는 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 하는 일부 블록도이다.
도 3은 바이폴라 접합 트랜지스터 동작을 이용한 1T DRAM에서 데이터 리드 전압의 허용 범위를 나타내는 전압 대비 전류 특성 곡선이다.
도 4는 본 발명의 반도체 메모리 장치 내 기준 전압 발생기의 회로도이다.
도 5는 도 4에 나타낸 본 발명의 기준 전압 발생기 내 기준 메모리 셀(RM1)의 드레인-소스간 전류의 변화에 따른 전압-전류 곡선이다.
도 6은 플로팅 바디 트랜지스터의 온도변화에 따른 DC 특성을 나타내는 전압-전류 곡선이다.
도 7은 본 발명의 일실시예에 따른 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 하는 일부 블록도이다.
도 8은 도7에 나타낸 본 발명의 일실시예인 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 9는 본 발명의 플로팅 바디를 가지는 메모리 셀을 구비하는 다른 실시예의 반도체 메모리장치에 따라 데이터 라이트 및 리드동작을 하는 일부 블록도이다.
도 10은 도 9에 나타낸 본 발명의 다른 실시예인 반도체 메모리 장치에 따라 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.

Claims (18)

  1. 워드 라인들, 소스 라인들 및 비트 라인에 의해서 연결되고 플로팅 바디를 가지는 트랜지스터를 구비하는 메모리 셀들을 구비하고 상기 선택된 메모리 셀들에 바이폴라 접합 트랜지스터 동작을 수행하여 데이터를 라이트 및 리드하는 복수개의 메모리 셀 어레이 블록들;
    기준 메모리 셀을 구비하고 데이터 리드 동작시에 상기 기준 메모리 셀에 흐르는 전류량에 대응하는 비트 라인 센싱의 기준 전압을 생성하는 기준 전압 발생기;
    상기 데이터 리드 동작시에 제1 및 제2 프리차지 제어신호에 응답하여 선택되지 않은 메모리 셀들에 연결된 상기 비트 라인을 상기 기준 전압 레벨로 프리차지하는 제1 및 제2 프리차지부;
    상기 데이터 리드 동작시에 상기 선택된 메모리 셀들에 연결된 상기 비트 라인과 상기 선택되지 않은 메모리 셀들에 연결된 상기 비트 라인 사이에 흐르는 전압의 차이를 감지하여 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는
    프리차지 제어신호에 응답하여 상기 선택된 메모리 셀들에 연결된 상기 비트 라인과 상기 선택되지 않은 메모리 셀들에 연결된 상기 비트 라인의 비트 라인쌍을 내부 전압으로 프리차지하는 내부 전압 프리차지부;
    리드 프리차지 제어신호에 응답하여 상기 비트 라인쌍을 접지 전압으로 프리차지하는 접지 전압 프리 차지부;
    해당 컬럼 선택신호에 응답하여 상기 비트 라인쌍과 해당 데이터 라인쌍 사이에 데이터를 전송하는 컬럼 선택 게이트부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 내부 전압 프리차지부는
    일측이 상기 비트 라인쌍에 연결되고 타측이 내부 전압에 연결되어 초기에 게이트 단자로 로우 레벨의 상기 프리차지 제어신호를 인가받아 턴 온되어 상기 비트 라인쌍을 상기 내부 전압으로 프리차지하고,
    데이터 라이트 명령에 응답하여 상기 프리차지 제어신호가 하이 레벨로 천이되어 게이트 단자에 인가되면 턴 오프되어 상기 비트 라인쌍을 상기 라이트된 데이터의 전압 레벨로 하강시키며,
    상기 메모리 셀에 데이터가 라이트된 후에 상기 프리차지 제어신호가 다시 로우 레벨로 천이되어 게이트 단자에 인가되면 턴 온되어 상기 비트 라인쌍을 다시 상기 내부 전압으로 프리차지하는 PMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 PMOS트랜지스터들은
    데이터 리드 명령에 응답하여 리드 프리차지 제어신호가 하이 레벨로 천이되어 게이트 단자로 인가되면 턴 오프되어 상기 비트 라인쌍을 상기 접지 전압 레벨로 하강시키고,
    상기 메모리 셀로부터 데이터가 리드된 후에 상기 프리차지 제어신호가 다시 로우 레벨로 천이되어 게이트 단자에 인가되면 턴 온되어 상기 비트 라인쌍을 다시 상기 내부 전압으로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 접지 전압 프리 차지부는
    일측이 상기 비트 라인쌍에 연결되고 타측이 접지 전압에 연결되어 상기 데이터 리드 명령에 응답하여 게이트 단자로 하이 레벨의 상기 리드 프리차지 제어신호를 인가받아 턴 온되어 상기 비트 라인쌍을 상기 접지 전압으로 프리차지하고,
    상기 제2 프리차지 제어신호가 하이 레벨로 천이되는 시점에서 상기 리드 프리차지 제어신호가 로우 레벨로 천이되어 게이트 단자에 인가되면 턴 오프되는 NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 프리차지부는
    일측이 상기 비트 라인쌍에 연결되고 타측이 상기 기준 전압에 연결되어 상기 데이터 리드 명령에 응답하여 상기 제2 프리차지 제어신호가 하이 레벨로 천이되어 게이트 단자로 인가되면 턴 온되어 비트 라인 바 신호를 상기 접지 전압 레벨에서 상기 기준 전압 레벨로 상승시키는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 센스 증폭부는
    상기 비트 라인쌍 중 하나의 라인의 로우 레벨의 전압을 감지하여 센스 증폭 전압 레벨로 증폭하는 PMOS센스 증폭기;
    상기 비트 라인쌍 중 하나의 라인의 하이 레벨의 전압을 감지하여 센스 증폭 바 전압 레벨로 증폭하는 NMOS센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 컬럼 선택 게이트부는
    일측이 상기 비트 라인쌍에 연결되고 타측이 상기 해당 데이터 라인쌍들에 연결되어 상기 리드 컬럼 선택 신호 라인이 하이 레벨로 천이되어 게이트 단자에 인가되면 턴 온되어 상기 해당 데이터 라인쌍들을 상기 비트 라인쌍에 연결하여 상 기 비트 라인쌍의 데이터가 상기 해당 데이터 라인쌍들으로 전송하는 NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 기준 전압 발생기는
    상기 소스 라인 전압을 인가받아 상기 워드 라인 신호에 응답하여 목표 기준 전압을 생성하는 목표 기준 전압 발생부;
    상기 목표 기준 전압 및 실제 동작하는 비트라인 프리차지 전압을 인가받아 양 전압의 크기를 비교하여 가변하는 상기 비트라인 프리차지 전압을 상기 기준 전압으로 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 목표 기준 전압 발생부는
    일측에 상기 소스 라인 전압을 인가받고 게이트 단자에 상기 워드 라인 신호를 인가받아 타측으로 전류를 흐르게 하여 데이터를 라이트 및 리드하는 기준 메모리 셀;
    일측에 상기 기준 메모리 셀이 연결되고 타측이 접지되어 상기 전류를 인가받아 전압을 분배하여 상기 목표 기준 전압을 생성하는 복수개의 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 복수개의 저항들은
    PMOS 트랜지스터나 NMOS 트랜지스터로 구성할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 기준 메모리 셀은
    실제 동작하는 상기 메모리 셀들과 동일한 반도체 메모리 제조 공정으로 생산되어 온도의 변화에 따른 전압 및 전류 특성이 상기 메모리 셀들과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 기준 메모리 셀은
    초기에 상기 워드 라인 신호가 하이 레벨로 인가되면 턴 온되어 데이터 "1"을 라이트하여 저장한 후에,
    상기 워드 라인 신호가 로우 레벨로 천이되면 턴 오프되어 상기 타측을 접지 전압 레벨로 유지하고,
    상기 워드 라인 신호가 하이 레벨로 다시 천이되면 턴 온되어 상기 소스 라인 전압을 전달하여 상기 전류가 흐르도록 하는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 목표 기준 전압 발생부는
    상기 NMOS 트랜지스터가 턴 온되어 상기 전류가 흐르게 됨에 따라 드레인-소스 전압이 초기에 상기 소스 라인 전압 레벨에서 상기 전류가 흐르지 않게 되는 전압 레벨까지 이르게 되면,
    상기 NMOS 트랜지스터의 타측의 전압 레벨을 상기 접지 전압 레벨에서 상기 기준 전압 레벨의 2배 레벨까지 상승시켜 전압 레벨을 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 목표 기준 전압 발생부는
    상기 반도체 메모리 장치가 동작하는 주위 온도가 변화되어 상기 드레인-소스간 전압이 상기 소스 라인 전압과 동일 레벨이 되는 시점까지 쉬프트되어 상기 데이터 "1"상태를 만드는 셀에서 전류가 흐르지 않게 되면,
    상기 NMOS 트랜지스터의 타측의 전압 레벨을 상기 접지 전압 레벨에서 상기 기준 전압 레벨의 2배 레벨까지 상승시켜 전압 레벨을 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 비교부는
    상기 생성된 목표 기준 전압을 정단자에 인가받고 상기 실제 동작하는 비트라인 프리차지 전압을 부궤환하여 부단자에 인가받아 양 전압의 크기를 비교하여
    상기 생성된 목표 기준 전압의 레벨이 상기 실제 동작하는 비트라인 프리차지 전압 레벨보다 큰 경우에는 상기 기준 전압을 증가시켜 출력하고,
    상기 생성된 목표 기준 전압의 레벨이 상기 실제 동작하는 비트라인 프리차지 전압 레벨보다 작은 경우에는 상기 기준 전압을 감소시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 반도체 메모리 장치는
    상기 제1 및 제2 프리차지 제어신호 각각 및 컬럼 선택 신호 펄스를 인가받아 제1 프리차지 제어신호 및 컬럼 선택 신호 펄스 또는 제2 프리차지 제어신호 및 컬럼 선택 신호 펄스가 모두 하이 레벨로 인가되는 경우에만 상기 제1 및 제2 프리차지부를 활성화시켜,
    선택된 상기 비트 라인쌍의 데이터만을 라이트 및 리드하게 하는 제1 및 제2 프리차지 인에이블 신호를 각각 출력하는 제1 및 제2 프리차지 제어부를 더 구비할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 프리차지 제어부 각각은
    상기 제1 및 제2 프리차지 제어신호 각각 및 상기 컬럼 선택 신호 펄스를 인가받아 반논리곱 연산하여 출력하는 NAND 게이트;
    상기 반논리곱 연산된 신호를 인가받아 레벨을 반전하여 상기 제1 및 제2 프리차지 인에이블 신호로 각각 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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