KR100870937B1 - 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 - Google Patents

캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 Download PDF

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Abstract

본 발명은 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀, 공통 소스 라인으로 인가되는 전압 또는 상기 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제1소스 라인을 연결하는 제1전송 게이트, 공통 소스 라인으로 인가되는 전압 또는 상기 반전 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제2소스 라인을 연결하는 제2전송 게이트, 비트 라인 아이솔레이션 제어신호에 응답하여 라이트 동작시 상기 비트 라인 및 상기 반전 비트 라인을 센스 비트 라인 및 반전 센스 비트 라인과 각각 연결하고, 리드 동작시에는 라이트 동작시와 반대로 상기 비트 라인 및 상기 반전 비트 라인을 상기 반전 센스 비트 라인 및 상기 센스 비트 라인과 각각 연결한 후 재저장을 위해 다시 라이트 동작시와 동일하게 연결하는 비트 라인 아이솔레이션 게이트, 및 프리차지 제어신호에 응답하여 라이트 및 리드 동작 전후에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 한다. 따라서, 비트 라인으로 네거티브 전압을 인가하지 않고 데이터 "0"을 라이트 및 재저장하는 것이 가능하다. 또한, 리드시에 필요한 회로 구성이 간단해진다.

Description

캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device comprising capacitor-less dynamic memory cell and data write and read method of the same}
도 1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도 2는 본 발명의 반도체 메모리 장치의 실시예의 구성을 개략적으로 나타내는 것이다.
도 3a, b는 도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.
도 4a, b는 도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 데이터 라이트 및 리드 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀을 구비하는 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 “1”을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 “0”을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 한다.
그러나, 일반적인 동적 메모리 셀은 캐패시터가 반드시 필요하기 때문에 이 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
그래서, 최근에 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하며, 저장된 다수 캐리어는 일정 시간이 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 캐패시터를 가지지는 않지만 캐패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용된다.
이와 같이 플로팅 바디를 가지는 트랜지스터는 하나의 트랜지스터가 하나의 메모리 셀을 구성하기 때문에, 동일한 용량의 반도체 메모리 장치를 두가지 종류의 메모리 셀을 이용하여 제조한다고 가정하면, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 레이아웃 면적이 휠씬 줄어들게 된다.
도 1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1, BLK2), 비트 라인 선택기들(10-11 ~ 10-1m, 10-21 ~ 10-2m), 기준 비트 라인 선택기들(12-1, 12-2), 레벨 리미터들(14-1 ~ 14-m, 14-(m+1)), 센스 증폭기들(16-1 ~ 16-m), 기준 전압 발생기(18), 비교기들(COM1 ~ COMm), 래치들(LA1 ~ LAm), 라이트 백 게이트들(WBG1 ~ WBGm), 리드 컬럼 선택 게이트들(RG1 ~ RGm), 라이트 컬럼 선택 게이트들(WG1 ~ WGm), 및 기준 라이트 컬럼 선택 게이트(RWG)로 구성되어 있다.
도 1에 나타낸 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
먼저, 기준 메모리 셀들(RMC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)이 활성화되어 1.5V정도의 전압이 인가되고 기준 비트 라인 선택신호(RBS1)가 활성화되면 기준 비트 라인(RBL1)이 기준 센스 비트 라인(RSBL)에 연결된다. 기준 라이트 컬럼 선택신호(RWCSL)가 활성화되면 NMOS트랜지스터(N7)가 온되고, 이에 따라 라이트 데이터 라인(WD)으로 전송되는 데이터가 기준 센스 비트 라인(RSBL)을 통하여 기준 비트 라인(RBL1)으로 전송된다. 이때, 라이트 데이터가 -1.5V정도의 전압을 가지면 워드 라인(WL11)과 기준 비트 라인(RBL1)사이에 연결된 기준 메모리 셀(RMC)에 데이터 "0"이 라이트된다. 이와 같은 방법으로, 나머지 워드 라인들(WL12~WL1n)과 기준 비트 라인들(RBL1)사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 “0”을 라이트한다.
그리고, 워드 라인들(WL11 ~ WL1n, WL21 ~ WL2n) 각각과 기준 비트 라 인(RBL2) 각각의 사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 “1”을 라이트한다. 이때, 라이트 데이터는 1.5V정도의 전압을 가지면 된다.
즉, 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인(RBL1)에 연결된 기준 메모리 셀들(RMC)에는 데이터 “0”가 라이트되고, 기준 비트 라인(RBL2)에 연결된 기준 메모리 셀들(RMC)에는 데이터 “1”이 라이트된다. 그래서, 리드 동작시에 기준 전압(VREF)을 발생하기 위하여 사용된다.
다음으로, 메모리 셀들(MC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결된다. 라이트 컬럼 선택신호(WCSL1)가 활성화되면 NMOS트랜지스터(N6)가 온되고, 이때, 라이트 데이터 라인(WD)으로 -1.5V의 전압이 인가되면, 이 전압이 센스 비트 라인(SBL1)을 통하여 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이 연결된 메모리 셀(MC)에 데이터 “0”이 라이트된다. 반면에, 라이트 데이터 라인(WD)으로 1.5V의 전압이 인가되면 데이터 “1”이 라이트된다. 이와 같은 방법으로, 모든 메모리 셀들(MC)에 대한 라이트 동작이 수행된다.
이제, 메모리 셀들(MC)에 대한 리드 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결되고, 비트 라인(BL1)으로부터 센스 비트 라인(SBL1)으로 신호가 전송된다. 이때, 기준 비트 라인 선택신호들(RBS1, 2)이 동시에 활성화되고, 이에 따라 기준 비트 라인들(RBL1, 2)이 기준 센스 비트 라인(RSBL)에 연결되고, 기준 비트 라인들(RBL1, 2)로부터 기준 센스 비트 라인(RSBL)으로 신호가 전송된다. 레벨 리미터(14-1)는 센스 비트 라인(SBL1)으로 흐르는 전류에 의한 센스 비트 라인(SBL1)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a1)로부터 센스 비트 라인(SBL1)으로 전류가 흐르는 것을 방지하여 센스 비트 라인(SBL1)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고, 메모리 셀(MC)에 저장된 데이터에 해당하는 전류(Ic1)를 발생한다. 레벨 리미터(14-(m+1))는 기준 센스 비트 라인(RSBL)으로 흐르는 전류에 의한 기준 센스 비트 라인(RSBL)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a(m+1))로부터 기준 센스 비트 라인(RSBL)으로 전류가 흐르는 것을 방지하여 기준 센스 비트 라인(RSBL)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고 기준 메모리 셀(RMC)에 저장된 데이터에 해당하는 전류(Ic(m+1))를 발생한다. 센스 증폭기(16-1)는 전류(Ic1)를 감지하여 센싱 전압(sn1)을 발생한다. 기준전압 발생기(18)는 전류(Ic(m+1))를 감지하여 기준전압(VREF)을 발생한다. 비교기(COM1)는 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)과 기준전압(VREF)을 비교하여 센싱 데이터를 발생한다. 즉, 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)의 레벨이 기준전압(VREF)의 레벨보다 낮으면 해당 노드(a)로 “하이”레벨의 신호를 출력하고, 반대로 기준전압(VREF)의 레벨보다 높으면 해당 노드(a)로 “로우”레벨의 신호를 출력한다. 래치(LA1)는 센싱 데이터를 래치한다. 그리고, 리드 컬럼 선택신호(RCSL1)가 활성화되면 NMOS트랜지스터들(N2, N4)이 온되고, 이 때, 노드(a)가 “하이”레벨이면 NMOS트랜지스터(N5)가 온되어 “로우”레벨의 데이터를 반전 리드 데이터 라인(RDB)으로 전송하고, 반면에, 노드(b)가 “하이”레벨이면 NMOS트랜지스터(N3)가 온되어 “로우”레벨의 데이터를 리드 데이터 라인(RD)으로 전송한다. 즉, 리드 동작시에 리드 데이터 라인(RD) 또는 반전 리드 데이터 라인(RDB)으로 “로우”레벨의 데이터가 전송된다. 리드 동작이 수행된 후, 라이트 백 신호(WB)가 활성화되면 NMOS트랜지스터(N1)가 온되고, 이에 따라 래치(LA1)의 해당 노드(b)의 “하이”레벨의 데이터가 센스 비트 라인(SBL1)으로 전송되고, 센스 비트 라인(SBL1)의 데이터가 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이에 연결된 데이터 “1”이 저장된 메모리 셀(MC)에 대한 리프레쉬 동작이 수행된다. 이와같은 방법으로, 모든 메모리 셀들(MC)에 대한 리드 동작이 수행된다.
도 1에 나타낸 종래의 반도체 메모리 장치는 미국 공개 특허번호 제2003/0231524호에 공개되어 있는 내용을 기초로 작성된 것이며, 플로팅 바디를 가지는 메모리 셀들 및 기준 메모리 셀들을 구비하는 반도체 메모리 장치는 미국 공개 특허번호 제2005/0068807호, 미국 특허번호 제6,567,330호, 및 미국 특허번호 제6,882,008호 등에 소개되어 있다.
그런데, 도1에 나타낸 종래의 반도체 메모리 장치는 리드 동작을 수행하기 위하여 데이터 “0”을 저장하는 기준 메모리 셀들(RMC)과 데이터 “1”을 저장하는 기준 메모리 셀들(RMC)이 반드시 구비되어야만 한다. 상술한 도1에서는 메모리 셀 어레이 블록당 하나의 기준 메모리 셀 어레이 블록을 구비하는 것을 나타내었지 만, 소정 개수의 서브 메모리 셀 어레이 블록당 하나의 기준 메모리 셀 어레이 블록이 구비될 수도 있다.
그런데, 종래의 반도체 메모리 장치는 기준 메모리 셀들(RMC)과 메모리 셀들(MC)이 데이터 “0”을 리드하는 경우에 동일한 데이터 “0”에 해당하는 전류를 흐르게 하고, 데이터 “1”을 리드하는 경우에 또한 동일한 데이터 “1”에 해당하는 전류를 흐르게 하도록 설계되었다고 하더라도, 제조 공정, 전압 및 온도 변화에 따라 기준 메모리 셀들(RMC)과 메모리 셀들(MC)이 데이터 “0” 및 데이터 “1”에 해당하는 전류가 변화하게 됨으로 인해서 리드 데이터 오류가 발생될 수 있다는 문제가 있다. 즉, 센스 증폭기로부터 출력되는 전압과 기준전압(VREF)사이에 변화가 발생함으로 인해서 “0”의 데이터가 “1”의 데이터로, “1”의 데이터가 “0”의 데이터로 리드될 수 있다는 문제가 있다. 이는 종래의 반도체 메모리 장치가 데이터 리드시에 비트 라인과 기준 비트 라인사이의 전류 차를 감지하기 때문이다.
그리고, 도1에 나타낸 종래의 반도체 메모리 장치는 데이터 리드를 위하여 사용되는 회로 구성이 복잡하다는 문제가 있다. 즉, 도1에 나타낸 바와 같이 레벨 리미터, 센스 증폭기, 비교기, 및 래치와 같은 구성이 필요하게 된다.
또한, 도1에 나타낸 바와 같은 종래의 반도체 메모리 장치는 데이터 “0”을 라이트하기 위하여 비트 라인으로 -1.5V의 네거티브 전압을 인가하여야 한다. 따라서, 데이터 “0” 라이트시에 비트 라인으로 인가될 네거티브 전압을 발생하기 위한 네거티브 전압 발생기가 필요하게 된다.
본 발명의 목적은 데이터 라이트시에 비트 라인으로 네거티브 전압을 인가할 필요가 없는 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 데이터 리드시에 필요한 회로 구성이 간단한 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 캐패시터가 없는 동적메모리 셀을 구비한 반도체 메모리 장치의 데이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치는 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀, 공통 소스 라인으로 인가되는 전압 또는 상기 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제1소스 라인을 연결하는 제1전송 게이트, 공통 소스 라인으로 인가되는 전압 또는 상기 반전 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제2소스 라인을 연결하는 제2전송 게이트, 비트 라인 아이솔레이션 제어신호에 응답하여 라이트 동작시 상기 비트 라인 및 상기 반전 비트 라인을 센스 비트 라인 및 반전 센스 비트 라인과 각각 연결하고, 리드 동작시에는 라이트 동작시와 반대로 상기 비트 라인 및 상기 반전 비트 라인을 상기 반전 센스 비트 라인 및 상기 센스 비트 라인과 각각 연결한 후 재저장을 위해 다시 라이트 동작시와 동일하게 연결하는 비트 라인 아이솔레이션 게이트, 및 프리차지 제어신호에 응답하여 라이트 및 리드 동작 전후에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 상기 제1 및 제2메모리 셀들의 제1형태는 임팩트 이온화에 의해서 데이터 “1”을 라이트 및 재저장하고, 순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고, 상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을, 상기 워드 라인으로 상기 제1전압보다 높은 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제1라이트 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 어느 하나의 라인으로 상기 제2전압보다 높은 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 제1 리드 기간동안에는 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안에는 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인과 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압차를 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 상기 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 상기 제1 및 제2메모리 셀들의 제2형태는 게이트 유도 드레인 누설 전류에 의해서 데이터 “1”을 라이트 및 재저장하고, 순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고, 상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1라이트 기간동안 상기 워드 라인으로 네거티브 제2전압을, 상기 제2라이트 기간동안 상기 제1전압보다 높은 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제1라이트 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 상기 제2전압보다 높은 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 제1 및 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을, 제2 및 제3리드 기간동안 상기 네거티브 제2전압을 인가하고, 상기 제1리드 기간동안 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 내지 제3리드 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인과 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 상기 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀, 공통 소스 라인으로 인가되는 전압 또는 상기 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제1소스 라인을 연결하는 제1전송 게이트, 상기 공통 소스 라인으로 인가되는 전압 또는 상기 반전 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제2소스 라인을 연결하는 제2전송 게이트, 비트 라인 아이솔레이션 제어신호에 응답하여 라이트 동작시 상기 비트 라인 및 상기 반전 비트 라인을 센스 비트 라인 및 반전 센스 비트 라인과 각각 연결하고, 리드 동작시에는 라이트 동작시와 반대로 상기 비트 라인 및 상기 반전 비트 라인을 상기 반전 센스 비트 라인 및 상기 센스 비트 라인과 각각 연결한 후 재저장을 위해 라이트 동작시와 동일하게 연결하는 비트 라인 아이솔레이션 게이트, 프리차지 제어신호에 응답하여 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압레벨로 프리차지하는 프리차지부, 센스 인에이블 제어전압이 인가되면 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 증폭하는 비트 라인 센스 증폭기, 및 컬럼 선택신호에 응답하여 상기 센스 비트 라인과 데이터 입출력 라인사이 및 상기 반전 센스 비트 라인과 반전 데이터 입출력 라인사이에 데이터를 전송하는 컬럼 선택 게이트를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1형태는 상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고, 상기 라이트 동작시에 상기 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1 및 제2라이트 기간동안 상기 워드 라인으로 상기 제1전압보다 높은 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 센스 인에이블 제어전압을 인가하고, 상기 컬럼 선택신호를 활성화하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 상기 제1 내지 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 제1리드 기간동안 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제2 및 제3리드 기간동안 상기 센스 인에이블 제어전압을 인가하고, 상기 제3리드 기간동안 상기 컬럼 선택신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2형태는 상기 라이트 동작시에 상기 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1라이트 기간동안 상기 워드 라인으로 네거티브 제2전압을, 상기 제2라이트 기간동안 상기 제1전압보다 높은 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 센스 인에이블 제어전압을 인가하고, 상기 컬럼 선택신호를 활성화하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 상기 제1 및 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을, 상기 제2 및 제3리드 기간동안 상기 네거티브 제2전압을 인가하고, 상기 제1리드 기간 동안 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제2 및 제3리드 기간동안 상기 센스 인에이블 제어전압을 인가하고, 상기 제3리드 기간동안 상기 컬럼 선택신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법은 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀, 상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀을 구비하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서, 라이트 동작시에 제1라이트 기간동안 센스 비트 라인과 반전 센스 비트 라인의 신호를 증폭하고 이를 각각 상기 비트 라인과 상기 반전 비트 라인으로 전송하여 상기 제1 및 제2메모리 셀들중 하나의 메모리 셀에 데이터 “1”을 라이트하고, 제2라이트 기간동안 다른 하나의 메모리 셀에 데이터 “0”을 라이트하고, 리드 동작시에 제1리드 기간동안 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생하도록 하고 이를 각각 상기 반전 센스 비트 라인과 상기 센스 비트 라인으로 전송하고, 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 증폭하고 이를 각각 상기 비트 라인과 상기 반전 비트 라인으로 전송하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하도록 하고, 제4리드 기간동안 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급을 차단하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “0”이 저장된 메모리 셀에 상기 데이터 “0”을 재저장하도록 하는 것을 특징으로 한다.
상기 라이트 동작의 제1형태는 상기 제1라이트 기간동안 상기 제1 및 제2소스 라인들로 제1전압을, 상기 워드 라인에 상기 제1전압보다 높은 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 하나의 라인으로 “하이”레벨의 데이터를 증폭함에 의해서 발생되는 상기 제2전압보다 높은 제3전압을 인가하고, 다른 하나의 라인으로 “로우”레벨의 데이터를 증폭함에 의해서 발생되는 상기 제1전압을 인가하여 상기 제1라이트 기간동안 상기 제1 및 제2메모리 셀들중의 하나의 메모리 셀에 상기 데이터 “1”을 라이트하고, 상기 제2라이트 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 라이트하는 것을 특징으로 한다.
상기 리드 동작의 제1형태는 상기 제1리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하여 상기 제1 및 제2메모리 셀을 통하여 흐르는 전류차를 이용하여 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생시키고, 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인을 각각 연결하고, 상기 제2 및 제3리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고, 상기 센스 비트 라인과 상기 비트 라인 및 상기 반전 센스 비트 라인과 상기 반전 비트 라인을 각각 연결하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하고, 상기 제4리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 상기 제1 및 제2메모리 셀들중 상기 데이터 “0”이 저장된 메모리 셀에 상기 데이터 “0”을 재저장하는 것을 특징으로 한다.
상기 라이트 동작의 제2형태는 상기 제1라이트 기간동안 상기 제1 및 제2소스 라인들로 제1전압을, 상기 워드 라인으로 네거티브 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 하나의 라인으로 “하이”레벨의 데이터를 증폭함에 의해서 발생되는 제3전압을 인가하고, 다른 하나의 라인으로 “로우”레벨의 데이터를 증폭함에 의해서 발생되는 상기 제1전압을 인가하여 상기 제1라이트 기간동안 상기 제1 및 제2메모리 셀들중의 하나의 메모리 셀에 상기 데이터 “1”을 라이트하고, 상기 제2라이트 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 라이트하는 것을 특징으로 한다.
상기 리드 동작의 제2형태는 상기 제1리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하여 상기 제1 및 제2메모리 셀을 통하여 흐르는 전류차를 이용하여 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생시키고, 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인을 각각 연결하고, 상기 제2 및 제3리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 네거티브 제2전압을 인가하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고, 상기 센스 비트 라인과 상기 비트 라인 및 상기 반전 센스 비트 라인과 상기 반전 비트 라인을 각각 연결하여 상기 제1 및 제2메모리 셀들중 하나의 메모리 셀에 상기 데이터 “1”을 재저장하고, 상기 제4리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 재저장하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 실시예의 구성을 개략적으로 나타내는 것으로, 반도체 메모리 장치는 메모리 셀 어레이(100), 로우 디코더(200), 컬럼 디코더(300), 및 제어부(400)로 구성되고, 메모리 셀 어레이(100)는 i개의 메모리 셀 어레이 블록들(BK1 ~ BKi), 비트 라인 아이솔레이션 게이트들(ISOG1 ~ ISOGi), 비트 라인 센스 증폭기들(SA1, SA12, SA23, ..., SAi) 및 컬럼 선택 게이트 들(CSG1, CSG12, CSG23, ..., CSGi)로 구성되어 있다. 그리고, i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각은 복수개의 메모리 쌍 그룹들(MCP)로 구성되고, 메모리 쌍 그룹들(MCP) 각각은 비트 라인(BL)에 공통 연결된 제1전극(드레인/소스)과 제1소스 라인(SL1)에 공통 연결된 제2전극(소스/드레인)과 워드 라인들(WL1 ~ WLm) 각각에 연결된 게이트를 가진 m개의 플로팅 바디를 가진 NMOS트랜지스터들(FN1 ~ FNm)로 구성된 메모리 셀들과, 반전 비트 라인(BLB)에 공통 연결된 제1전극(드레인/소스)과 제2소스 라인(SL2)에 공통 연결된 제2전극(소스/드레인)과 m개의 워드 라인들 각각에 연결된 게이트를 가진 m개의 플로팅 바디를 가진 NMOS트랜지스터들(FNB1 ~ FNBm)로 구성된 메모리 셀들과, 비트 라인(BL)과 공통 소스 라인에 각각 연결된 게이트들을 가지며, 공통 소스 라인과 제1소스 라인(SL1)사이에 연결된 2개의 NMOS트랜지스터들(N11, N12)로 구성된 제1전송 게이트(T1), 및 반전 비트 라인(BLB)과 공통 소스 라인에 각각 연결된 게이트들을 가지며, 공통 소스 라인과 제2소스 라인(SL2)사이에 연결된 2개의 NMOS트랜지스터들(N13, N14)로 구성된 제2전송 게이트(T2)로 구성되어 있다. 공통 소스 라인(SSL1 ~ SSLi)은 서로 분리되어 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각으로 연결된다. 비트 라인 아이솔레이션 게이트들(ISOG1 ~ ISOGi) 각각은 NMOS트랜지스터들(N1, N2, N3, N4)로 구성되고, 비트 라인 센스 증폭기들(SA1, SA12, SA23, ..., SAi) 각각은 NMOS트랜지스터들(N5, N6)로 구성된 프리차지 회로(PRE)와 PMOS트랜지스터들(P1, P2)로 구성된 PMOS센스 증폭기 및 NMOS트랜지스터들(N5, N6)로 구성된 NMOS센스 증폭기로 구성된 증폭회로(SA)로 구성되고, 컬럼 선택 게이트들(CSG1, CSG12, CSG23, ..., CSGi) 각각은 NMOS트랜지스터들(N9, N10)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 선택된 워드 라인과 컬럼 선택 신호에 의해서 선택된 2개의 비트 라인쌍(BL, BLB)들에 연결된 2쌍의 메모리 셀들에 데이터를 라이트하거나, 2쌍의 메모리 셀들로부터 데이터를 리드한다. 메모리 셀 어레이 블록(BK1)은 2개의 데이터 입출력 라인쌍((DO1, DOB1), (DO12, DOB12))을 통하여 전송되는 데이터를 라이트하고, 저장된 데이터를 2개의 데이터 입출력 라인쌍((DO1, DOB1), (DO12, DOB12))을 통하여 리드한다. 메모리 셀 어레이 블록들(BK2 ~ BKi) 각각은 양측에 배치된 2개의 데이터 입출력 라인쌍을 통하여 데이터를 입출력한다. 로우 디코더(200)는 액티브 명령(ACT)이 인가되면 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL11 ~ WL1m, ..., WLim)중의 하나의 워드 라인 선택신호를 활성화한다. 로우 디코더(200)는 리드 명령(RD)과 라이트 명령(WR)에 관계없이 워드 라인 선택신호의 활성화 기간을 고정하도록 구성할 수도 있고, 리드 명령(RD)과 라이트 명령(WR)에 따라 워드 라인 선택신호의 활성화 기간을 가변하도록 구성할 수도 있다. 컬럼 디코더(300)는 리드 명령(RD) 또는 라이트 명령(WR)이 인가되면 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인들(CSL1 ~ CSLn)을 선택하기 위한 컬럼 선택 신호를 발생한다. 제어부(400)는 액티브 명령(ACT)이 인가되면 메모리 셀 어레이 블록들(BK1 ~ BKi)을 지정하는 제2로우 어드레스(RA2)를 디코딩하여 비트 라인 아이솔레이션 제어신호들(ISOA1, ISOB1, ..., ISOAi, ISOBi), 센스 인에이블 제어전압들((LA1, LAB1), (LA12, LAB12), (LA23, LAB23), ..., (LAi, LABi)), 공통 소스 제어신호들(SC1 ~ SCi), 프리차지신호(EQ1, EQ12, EQ23, ..., EQi), 및 프리차지전압(VPRE1, VPRE12, VPRE23, ..., VPREi)을 발생한다. 제어부(400)는 제2로우 어드레스(RA2)가 메모리 셀 어레이 블록(BK1)을 지정하는 어드레스이면, 공통 소스 제어신호(SC1) 및 센스 인에이블 제어전압들((LA1, LAB1), (LA12, LAB12))로 리드 명령(RD) 및 라이트 명령(WR)시에 동일한 레벨의 전압을 인가하고, 리드 명령(RD) 및 라이트 명령(WR)에 따라 비트라인 아이솔레이션 제어신호들(ISOA1, ISOB1)을 출력한다. 또한, 제어부(400)는 리드 명령(RD)과 라이트 명령(WR)에 따라 비트 라인 아이솔레이션 제어신호들(ISOA1, ISOB1)의 활성화 기간 및 센스 인에이블 제어전압들((LA1, LAB1), (LA12, LAB12))의 전압 인가 기간을 조절한다. 즉, 제어부(400)는 제2로우 어드레스(RA2)가 지정하는 메모리 셀 어레이 블록에 따라 센스 인에이블 제어전압으로 소정 레벨의 전압을 인가하고, 지정되는 메모리 셀 어레이 블록의 양측의 비트 라인 아이솔레이션 게이트를 제어하여 비트 라인과 센스 비트 라인과 연결되도록 하거나, 비트 라인과 반전 센스 비트 라인이 연결되도록 비트 라인 아이솔레이션 제어신호를 인가하며, 제2로우 어드레스(RA2)가 지정하는 메모리 셀 어레이 블록의 공통 소스 제어신호로 전압을 인가한다. 비트 라인 아이솔레이션 게이트들(ISO1 ~ ISOi) 각각은 비트 라인 아이솔레이션 제어신호들((ISOA1, ISOB1) ~ (ISOAi, ISOBi)) 각각에 응답하여 비트 라인(BL)과 센스 비트 라인(SBL), 반전 비트 라인(BLB)과 반전 센스 비트 라인(SBLB)이 각각 연결되도록 하거나, 비트 라인(BLB)과 반전 센스 비트 라인(SBLB), 반전 비트 라인(BLB)과 센스 비트 라인(SBL)이 각각 연결되도록 한다. 비트 라인 아이솔레이션 제어신호들((ISOA1, ISOB1) ~( ISOAi, ISOBi)) 각각은 해당 메모리 셀 어레이 블록(BK1 ~ BKi)이 지정되는 경우에 리드 명령(RD) 또는 라이트 명령(WR)에 따라 적절하게 활성화된다. 예를 들어, 메모리 셀 어레이 블록(BK1)이 지정되고, 라이트 명령(WR)이 입력되면 비트 라인 아이솔레이션 제어신호(ISOA1)가 활성화되어 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온시켜 비트 라인(BL)과 센스 비트 라인(SBL), 반전 비트 라인(BLB)과 반전 센스 비트 라인(SBLB)이 연결되도록 한다. 메모리 셀 어레이 블록(BK1)이 지정되고, 리드 명령(RD)이 입력되면 먼저 비트 라인 아이솔레이션 제어신호(ISOB1)가 활성화되어 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터들(N3, N4)을 온시켜 비트 라인(BL)과 반전 센스 비트 라인(SBLB), 반전 비트 라인(BLB)과 센스 비트 라인(SBL)이 연결되도록 한 후, 재저장을 위해 비트 라인 아이솔레이션 제어신호(ISOB1)가 비활성화되고, 비트 라인 아이솔레이션 제어신호(ISOA1)가 활성화되어 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온시켜 비트 라인(BL)과 센스 비트 라인(SBL), 반전 비트 라인(BLB)과 반전 센스 비트 라인(SBLB)이 연결되도록 한다. 비트 라인 센스 증폭기들(SA1, SA12, SA23, ..., SAi) 각각의 프리차지 회로(PRE) 각각은 프리차지 제어신호(EQ1, EQ12, EQ23, ..., EQi) 각각에 응답하여 라이트 및 리드 동작 전후에 해당하는 센스 비트 라인쌍(SBL, SBLB)의 전압을 프리차지 전압(VPRE1, VPRE12, VPRE23, ..., VPREi) 레벨로 프리차지한다. 예를 들어, 메모리 셀 어레이 블록(BK1)이 지정되고 리드 명령(RD)이 입력되면 리드 동작 전후에 프리차지 제어신호들(EQ1, EQ12)이 활성화된다. 따라서, 해당하는 센스 비트 라인 쌍(SBL, SBLB)은 프리차지 전압(VPRE1, VPRE12) 레벨로 프리차지된다. 비트 라인 센스 증폭기들(SA1, SA12, SA23, ..., SAi) 각각의 증폭회로(SA) 각각은 센스 인에이블 제어전압들((LA1, LAB1), (LA12, LAB12), (LA23, LAB23), ..., (LAi, LABi)) 각각에 응답하여 센스 비트 라인쌍(SBL, SBLB)의 전압 차를 감지하여 센스 비트 라인쌍(SBL, SBLB)의 데이터를 증폭한다. 예를 들어, 메모리 셀 어레이 블록(BK1)이 지정되면 센스 인에이블 제어전압들((LA1, LAB1), (LA12, LAB12))이 인가되고, 메모리 셀 어레이 블록(BK2)이 지정되면 센스 인에이블 제어전압들((LA12, LAB12), (LA23, LAB23))이 인가된다. 컬럼 선택 게이트들(CSG1, CSG12, CSG23, ..., CSGi) 각각은 컬럼 선택 신호 라인들(CSL1 ~ CSLn)을 선택하기 위한 컬럼 선택 신호들에 응답하여 센스 비트 라인쌍(SBL, SBLB)과 해당 데이터 입출력 라인쌍들((DO1, DOB1), (DO12, DOB12), (DO23, DOB23), ..., (DOi, DOBi))을 연결한다. 제1 및 제2전송 게이트들(T1, T2) 각각의 NMOS트랜지스터들(N12, N14)은 공통 소스 라인들(SSL1 ~ SSLi) 각각으로 소정 레벨의 전압을 가진 공통 소스 제어신호들(SC1 ~ SCi)이 인가되면 온되어 소정 레벨의 전압을 제1소스 라인(SL1) 및 제2소스 라인(SL2)으로 전송하고, NMOS트랜지스터들(N11, N13)은 비트 라인(BL) 및 반전 비트 라인(BLB)의 전압에 응답하여 온되어 제1소스 라인(SL1) 및 제2소스 라인(SL2)의 전압을 해당 공통 소스 라인들(SSL1 ~ SSLi)로 전송한다.
도3a는 도2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 데이터 라이트 동작을 설명하기 위한 동작 타이밍도로서, 액티브 명령(ACT)과 함께 워드 라인(WL11)을 선택하기 위한 제1로우 어드레스(RA1) 및 메모리 셀 어레이 블록(BK1) 을 지정하기 위한 제2로우 어드레스(RA2)가 인가되고, 라이트 명령(WR)과 함께 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 어드레스(CA)가 인가되는 경우의 동작을 나타내는 것이다.
제1라이트 기간(WT1)에서, 제어부(400)는 제2로우 어드레스(RA2)를 입력하여 메모리 셀 어레이 블록(BK1)의 양측의 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1) 및 소정 전압(약 2V정도의 전압)의 센스 인에이블 제어전압(LA1, LA12) 및 소정 전압(약 0V정도의 전압)의 센스 인에이블 제어전압(LAB1, LAB12)을 인가하고, 또한, 공통 소스 라인(SSL1)으로 소정 전압(약 0V의 전압)을 가지는 공통 소스 제어신호(SC1)를 발생한다. 컬럼 디코더(300)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택 신호를 활성화한다. 로우 디코더(200)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11)을 선택하기 위한 소정 전압(약 1.8V 또는 2V 정도의 전압)을 가지는 워드 라인 선택신호를 발생한다.
컬럼 선택 신호에 응답하여 컬럼 선택 게이트들(CSG1, CSG12)이 온되어 데이터 라인쌍들((DO1, DOB1), (DO12, DOB12))의 “하이”레벨과 “로우”레벨의 데이터 쌍을 센스 비트 라인쌍들((SBL, SBLB))로 각각 전송한다. 비트 라인 아이솔레이션 제어신호(ISOA1)에 응답하여 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터(N1, N2)가 온되어 센스 비트 라인쌍(SBL, SBLB)과 비트 라인쌍(BL, BLB)을 연결한다. 비트 라인 센스 증폭기들(SA1, SA12)은 센스 비트 라인들(SBL)의 “하이 ”레벨을 감지하여 반전 비트 라인들(BLB)과 반전 센스 비트 라인들(SBLB)을 소정 전압(약 0V의 전압) 레벨로 증폭하고, 반전 센스 비트 라인들(SBLB)의 “로우”레벨을 감지하여 비트 라인들(BL)과 센스 비트 라인들(SBL)을 소정 전압(약 2V의 전압) 레벨로 증폭한다. 그러면, NMOS트랜지스터들(N11)이 온되어 제1소스 라인들(SL1)로 공통 소스 라인(SSL1)의 전압(약 0V의 전압)이 인가된다. 이때, 메모리 셀 어레이 블록(BK1)내의 2개의 메모리 쌍 그룹 각각의 메모리 셀들(FN1, FNB1)의 게이트로 소정 전압(약 1.8V 또는 2V 정도의 전압)이 인가되고 있으므로, 2개의 메모리 쌍 그룹 각각의 비트 라인(BL)에 연결된 메모리 셀들(FN1)에 임팩트 이온화(impact ionization)가 발생되어 메모리 셀들(FN1)의 플로팅 바디에 정공이 축적되어 데이터 “1”이 라이트된다. 제1라이트 기간(WT1)에서, 데이터 “1”을 라이트하는 동작이 수행된다.
다음으로, 제어부(400)는 비트 라인 아이솔레이션 제어신호(ISOA1)를 비활성화하고, 센스 인에이블 제어신호들((LA1, LAB1), (LA12, LAB12))의 인가를 차단한다. 컬럼 디코더(300)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택 신호를 비활성화한다.
제2라이트 기간(WT2)에서, 비트 라인 아이솔레이션 제어신호(ISOA1)가 비활성화되어, 2개의 메모리 쌍 그룹 각각의 비트 라인들(BL)로 전압이 공급되지 못하고, NMOS트랜지스터들(N11)은 비트 라인들(BL)로 공급되어 있던 전압에 응답하여 온된다. 그러면, 2개의 메모리 쌍 그룹들의 비트 라인들(BL)에 연결된 메모리 셀들(FN1)을 통하여 비트 라인들(BL)의 전하가 방출되어 비트 라인들(BL)의 전압 레 벨이 감소하게 된다. 비트 라인들(BL)의 전압 레벨은 NMOS트랜지스터(N11)의 문턱전압에 도달할 때까지 감소하게 되고, 문턱전압 미만이 되면 NMOS트랜지스터(N11)가 오프된다. 동시에, 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)에 연결된 메모리 셀들(FNB1)은 반전 비트 라인들(BL)의 전압(약 0V의 전압 레벨)을 전송하고, 비트 라인들(BL)의 전압 레벨의 감소에 따라 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)의 전압 레벨이 함께 감소하여 반전 비트 라인들(BLB)의 전압이 네거티브 전압이 된다. 이는 비트 라인(BL)과 반전 비트 라인(BLB)사이의 커플링에 의한 커플링 캐패시터(C)에 의해서 이루어진다. 이때, 반전 비트 라인들(BLB)의 전압은 NMOS트랜지스터(N13) 또는 NMOS트랜지스터(N14)의 문턱전압이 되며, 이에 따라, 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)에 연결된 메모리 셀들(FNB1)의 플로팅 바디들과 반전 비트 라인들(BLB) 사이에 순방향 바이어스가 걸려 플로팅 바디들에 축적되어 있던 정공이 반전 비트 라인들(BLB)로 빠져나가 메모리 셀들(FNB1)에 데이터 “0”이 라이트된다.
도3b는 도2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 데이터 리드 동작을 설명하기 위한 동작 타이밍도로서, 도3A의 동작에 의해서 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹들의 메모리 셀들(FN1)에 저장된 데이터 “1”과 메모리 셀들(FNB1)에 저장된 데이터 “0”을 리드하는 경우의 동작을 나타내는 것이다.
제1리드 기간(RT1)에서, 제어부(400)는 제2로우 어드레스(RA2)를 입력하여 메모리 셀 어레이 블록(BK1)의 양측의 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N3, N4)을 온하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOB1)를 발생하고, 공통 소스 라인(SSL1)으로 소정 전압(약 0V의 전압)을 가지는 공통 소스 제어신호(SC1)를 발생한다. 로우 디코더(200)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인 (WL11)을 선택하기 위한 소정 전압(약 1.8V 또는 2V 정도의 전압)을 가지는 워드 라인 선택신호를 발생한다. 비트 라인쌍들(BL, BLB)의 전압은 프리차지 전압 레벨을 가지므로, 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹들의 NMOS트랜지스터들(N11, N13)이 온되고, 따라서, 메모리 셀들(FN1, FNB1)을 통하여 전류가 흐르게 되어 비트 라인쌍들(BL, BLB)의 전압은 감소하게 된다. 이 때, 메모리 셀(FN1)에는 데이터 "1"이 저장되어 있고, 메모리 셀(FNB1)에는 데이터 "0"이 저장되어 있기 때문에, 메모리 셀(FN1)의 문턱 전압이 메모리 셀(FNB1)의 문턱전압보다 낮다. 따라서, 비트 라인(BL)으로부터 소스 라인(SL1)으로 메모리 셀(FN1)을 통하여 흐르는 전류가 반전 비트 라인(BLB)으로부터 소스 라인(SL2)으로 메모리 셀(FNB1)을 통하여 흐르는 전류보다 크다. 결과적으로 비트 라인(BL)의 전압은 반전 비트 라인(BLB)의 전압보다 낮아지게 되어 전압 차(ΔV)가 발생한다. 이때, 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N3, N4)이 온되어 있으므로 센스 비트 라인들(SBL1)의 전압이 반전 센스 비트 라인들(SBLB)의 전압보다 높아지게 된다. 제1리드 기간(RT1)에서, 2개의 메모리 쌍 그룹들의 비트 라인들(BL) 및 반전 비트 라인들(BLB)에 대한 충전 동작이 수행된다.
제2 리드 기간(RT2)에서, 제어부(400)는 비트 라인 아이솔레이션 게이트 들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1) 및 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터들(N3, N4)을 오프하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOB1)를 발생한다. 또한, 제어부(400)는 메모리 셀 어레이 블록(BK1)의 양측에 배치된 센스 증폭기들(SA1, SA12)로 소정 전압(약 2V정도의 전압)의 센스 인에이블 제어전압(LA1, LA12) 및 소정 전압(약 0V정도의 전압)의 센스 인에이블 제어전압(LAB1, LAB12)을 발생한다. 그러면, 센스 증폭기들(SA1, SA12)이 센스 비트 라인들(SBL)의 “하이”레벨의 전압을 감지하여 반전 센스 비트 라인들(SBLB)을 소정 전압(약 0V의 정도의 전압) 레벨로 증폭하고, 반전 센스 비트 라인들(SBLB)의 “로우”레벨의 전압을 감지하여 센스 비트 라인들(SBL)을 소정 전압(약 2V정도의 전압) 레벨로 증폭한다. 이때, 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)이 온되어 있으므로 비트 라인들(BL) 및 반전 비트 라인들(BLB)도 센스 비트 라인들(SBL) 및 반전 센스 비트 라인들(SBLB)과 동일한 레벨로 증폭된다. 이에 따라, 2개의 메모리 쌍 그룹들의 NMOS트랜지스터들(N11)이 온되어 제1소스 라인들(SL1)로 소정 전압(약 0V의 정도의 전압)이 인가된다. 제2리드 기간(RT2)에서, 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹의 메모리 셀들(FN1, FNB1)이 연결된 비트 라인들(BL)과 반전 비트 라인(BLB)사이의 전압 차 및 센스 비트 라인들(SBL)과 반전 센스 비트 라인들(SBLB)사이의 전압 차를 증폭하는 동작을 수행한다.
제3리드 기간(RT3)에서, 컬럼 디코더(300)는 컬럼 어드레스(CA)를 디코딩하 여 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택신호를 발생한다. 그러면, 메모리 셀 어레이 블록(BK1)의 양측의 컬럼 선택 게이트들(CSG1, CSG12)이 온되어 2개의 메모리 쌍 그룹의 센스 비트 라인쌍들(SBL, SBLB)의 데이터를 데이터 입출력 라인쌍들((DO1, DOB1), (DO12, DOB12))로 전송한다. 제3리드 기간(RT3)에서, 센스 비트 라인쌍들(SBL, SBLB)과 데이터 입출력 라인쌍들((DO1, DOB1), (DO12, DOB12))사이에 데이터 전송 동작이 수행된다.
다음으로, 제어부(400)는 메모리 셀 어레이 블록(BK1)의 양측의 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 오프하기 위한 전압(약 0V정도의 전압) 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1)를 발생하고, 센스 증폭기들(SA1, SA12)로 인가되는 센스 인에이블 제어전압들(LA1, LA12, LAB1, LAB12)의 인가를 차단하고, 컬럼 디코더(300)는 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택 신호를 비활성화한다.
제2 및 제3리드 기간들(RT2, RT3)에서, 비트 라인들(BL)로 소정 전압(약 2V정도의 전압)이 인가됨으로 인해서 비트 라인들(BL)에 연결된 메모리 셀들(FN1)에 임팩트 이온화에 의해서 데이터 “1”이 재저장된다.
제4리드 기간(RT4)에서, 비트 라인 아이솔레이션 게이트들(ISOG1)이 오프되어 있으므로, 2개의 메모리 쌍 그룹 각각의 비트 라인들(BL)로 전압이 공급되지 못하고, NMOS트랜지스터들(N11)은 비트 라인들(BL)로 공급되어 있던 전압에 응답하여 온된다. 그러면, 2개의 메모리 쌍 그룹들의 비트 라인들(BL)에 연결된 메모리 셀들(FN1)을 통하여 비트 라인들(BL)의 전하가 방출되어 비트 라인들(BL)의 전압 레 벨이 감소하게 된다. 비트 라인들(BL)의 전압 레벨은 NMOS트랜지스터(N11)의 문턱전압에 도달할 때까지 감소하게 되고, 문턱전압 미만이 되면 NMOS트랜지스터(N11)가 오프된다. 동시에, 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)에 연결된 메모리 셀들(FNB1)은 반전 비트 라인들(BL)의 전압(약 0V의 전압 레벨)을 전송하고, 비트 라인들(BL)의 전압 레벨의 감소에 따라 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)의 전압 레벨이 함께 감소하여 반전 비트 라인들(BLB)의 전압이 네거티브 전압이 된다. 이때, 반전 비트 라인들(BLB)의 전압은 NMOS트랜지스터(N13) 또는 NMOS트랜지스터(N14)의 문턱전압이 되며, 이에 따라, 2개의 메모리 쌍 그룹들의 반전 비트 라인들(BLB)에 연결된 메모리 셀들(FNB1)의 플로팅 바디들과 반전 비트 라인들(BLB)사이에 순방향 바이어스가 걸려 플로팅 바디들에 축적되어 있던 정공이 반전 비트 라인들(BLB)로 빠져나가 데이터 “0”이 다시 라이트된다. 제4리드 기간(RT4)에서, 데이터 “0”에 대한 재저장 동작이 수행된다.
도4a는 도2에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 라이트 동작을 설명하기 위한 동작 타이밍도로서, 도3A에서와 마찬가지로, 액티브 명령(ACT)과 함께 워드 라인(WL11)을 선택하기 위한 제1로우 어드레스(RA1) 및 메모리 셀 어레이 블록(BK1)을 지정하기 위한 제2로우 어드레스(RA2)가 인가되고, 라이트 명령(WR)과 함께 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 어드레스(CA)가 인가되는 경우의 동작을 나타내는 것이다.
제1라이트 기간(WT1)에서, 로우 디코더(200)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11)을 선택하기 위한 소정의 네거티브 전압(약 -1.8V 또는 -2V 정도의 전압)을 가지는 워드 라인 선택신호를 발생한다. 제어부(400)는 제2로우 어드레스(RA2)를 입력하여 메모리 셀 어레이 블록(BK1)의 양측의 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온하기 위한 전압을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1)를 발생하고, 공통 소스 라인(SSL1)으로 소정 전압(약 OV의 전압)을 가지는 공통 소스 제어신호(SC1)를 발생하고, 비트 라인 센스 증폭기들(SA1, SA12)로 소정 전압(약 2V의 전압)을 가지는 센스 인에이블 제어전압들(LA1, LA12) 및 소정 전압(약 0V의 전압)을 가지는 센스 인에이블 제어전압들(LAB1, LAB12)를 발생한다. 컬럼 디코더(300)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택 신호를 발생한다. 그러면, 컬럼 선택 게이트들(CSG1, CSG12)이 온되어 데이터 입출력 라인쌍들((DIO1, DIOB1), (DOO12, DIOB12))의 “하이”레벨과 “로우”레벨의 데이터 쌍들이 센스 비트 라인쌍들(SBL, SBLB)로 전송된다. 그러면, 비트 라인 센스 증폭기들(SA1, SA12)에 의해서 센스 비트 라인쌍들(SBL, SBLB)의 데이터 쌍들이 증폭되어 센스 비트 라인들(SBL)은 전압(약 2V의 전압) 레벨로 되고, 반전 센스 비트 라인들(SBLB)은 전압(약 OV의 전압) 레벨로 된다. 또한, 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)이 온되어 있으므로 센스 비트 라인쌍들(SBL, SBLB)의 전압이 비트 라인쌍들(BL, BLB)로 전송된다. 그러면, 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹의 메모리 셀들(FN1)의 게이트로 네거티브 전압이 인가되고, 드레인으로 포지티브 전압이 인가된다. 이에 따라, 게이트 유도 드레인 누설(GIDL; gate-induced drain leakage) 전류가 발생되어 메모리 셀 들(FN1)의 플로팅 바디에 정공이 축적되어 데이터 “1”이 라이트된다. 도3a의 동작은 메모리 셀들(FN1)이 임팩트 이온화에 의해서 플로팅 바디에 정공이 축적되나, 도4A의 동작은 메모리 셀들(FN1)이 게이트 유도 드레인 누설 전류에 의해서 플로팅 바디에 정공이 축적되어 데이터 “1”이 라이트된다. 데이터 “1”이 저장된 메모리 셀들(FN1)의 문턱전압은 도3a의 임팩트 이온화에 의해서 데이터 “1”이 저장된 메모리 셀들(FN1)의 문턱전압과 거의 유사한 문턱전압을 가지게 된다.
제2라이트 기간(WT2)에서, 데이터 “0”이 라이트되는 동작은 도3A의 기간(WT2)의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도4b는 도2에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 데이터 리드 동작을 설명하기 위한 동작 타이밍도로서, 도4a의 동작에 의해서 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹들의 메모리 셀들(FN1)에 저장된 데이터 “1”과 메모리 셀들(FNB1)에 저장된 데이터 “0”을 리드하는 경우의 동작을 나타내는 것이다.
제1리드 기간(RT1)에서, 제어부(400)는 제2로우 어드레스(RA2)를 입력하여 메모리 셀 어레이 블록(BK1)의 양측의 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N3, N4)을 온하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOB1)를 발생하고, 공통 소스 라인(SSL1)으로 소정 전압(약 0V 정도의 전압)을 가지는 공통 소스 제어신호(SC1)를 발생한다. 로우 디코더(200)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인 (WL11)을 선택하기 위한 소정 전압(약 1.8V 또는 2V 정도의 전압)을 가지는 워드 라인 선택신호를 발생한다. 비트 라 인쌍(BL, BLB)은 소정 레벨의 프리차지 전압(VPRE)으로 프리차지 되어 있으므로, 메모리 셀 어레이 블록(BK1)의 2개의 메모리 쌍 그룹들의 NMOS트랜지스터들(N11, N13)이 온되고, 이에 따라, 따라서, 메모리 셀들(FN1, FNB1)을 통하여 전류가 흐르게 되어 비트 라인쌍들(BL, BLB)의 전압은 감소하게 된다. 메모리 셀(FN1)에는 데이터 "1"이 저장되어 있고, 메모리 셀(FNB1)에는 데이터 "0"이 저장되어 있기 때문에, 메모리 셀(FN1)의 문턱 전압이 메모리 셀(FNB1)의 문턱전압보다 낮다. 따라서, 비트 라인(BL)으로부터 소스 라인(SL1)으로 메모리 셀(FN1)을 통하여 흐르는 전류가 반전 비트 라인(BLB)으로부터 소스 라인(SL2)으로 메모리 셀(FNB1)을 통하여 흐르는 전류보다 크다. 결과적으로 비트 라인(BL)의 전압은 반전 비트 라인(BLB)의 전압보다 낮아지게 되어 전압 차(ΔV)가 발생한다. 이때, 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N3, N4)이 온되어 있으므로 센스 비트 라인들(SBL1)의 전압이 반전 센스 비트 라인들(SBLB)의 전압보다 높아지게 된다. 제1리드 기간(RT1)에서, 2개의 메모리 쌍 그룹들의 비트 라인들(BL) 및 반전 비트 라인들(BLB)에 대한 충전 동작이 수행된다.
다음으로, 제어부(400)는 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 온하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1) 및 비트 라인 아이솔레이션 게이트(ISOG1)의 NMOS트랜지스터들(N3, N4)을 오프하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOB1)를 발생하고, 로우 디코더(200)는 워드 선택 신호 라인(WL11)으로 네거티브 전압(약 -1.8V 또는 -2V 정도의 전압)을 가지는 워드 라인 선택신호를 발생한다.
제2리드 기간(RT2)에서, 제어부(400)는 메모리 셀 어레이 블록(BK1)의 양측에 배치된 센스 증폭기들(SA1, SA12)로 소정 전압(약 2V의 전압)의 센스 인에이블 제어전압들(LA1, LA12) 및 소정 전압(약 0V의 전압)의 센스 인에이블 제어전압들(LAB1, LAB12)을 발생한다. 그러면, 센스 증폭기들(SA1, SA12)이 센스 비트 라인들(SBL)의 “하이”레벨의 전압을 감지하여 반전 센스 비트 라인들(SBLB)을 소정 전압(약 0V의 전압) 레벨로 증폭하고, 반전 센스 비트 라인들(SBLB)의 “로우”레벨의 전압을 감지하여 센스 비트 라인들(SBL)을 소정 전압(약 2V의 전압) 레벨로 증폭한다. 이때, 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)이 온되어 있으므로 비트 라인들(BL) 및 반전 비트 라인들(BLB)도 센스 비트 라인들(SBL) 및 반전 센스 비트 라인들(SBLB)과 동일한 레벨로 증폭된다. 제2리드 기간(RT2)에서, 비트 라인쌍들(BL, BLB)과 센스 비트 라인쌍들(SBL, SBLB)에 대한 증폭 동작이 수행된다.
제3리드 기간(RT3)에서, 컬럼 디코더(300)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택신호를 발생한다. 그러면, 메모리 셀 어레이 블록(BK1)의 양측의 컬럼 선택 게이트들(CSG1, CSG12)이 온되어 2개의 메모리 쌍 그룹의 센스 비트 라인쌍들(SBL, SBLB)의 데이터를 데이터 입출력 라인쌍들((DO1, DOB1), (DO12, DOB12))로 전송한다.
제2 및 제3리드 기간들(RT2, RT3)에서, 증폭된 비트 라인들(BL)의 소정 전압에 응답하여 2개의 메모리 쌍 그룹들의 NMOS트랜지스터들(N11)이 온되어 제1소스 라인들(SL1)로 소정 전압(약 0V의 전압)이 인가된다. 이때, 2개의 메모리 쌍 그룹 들의 메모리 셀들(FN1)의 게이트로 네거티브 전압이 인가되고 비트 라인들(BL)로 포지티브 전압이 인가되고 있으므로 메모리 셀들(FN1)에 게이트 유도 드레인 전류가 발생하여 데이터 “1”이 다시 저장된다.
다음으로, 제어부(400)는 비트 라인 아이솔레이션 게이트들(ISOG1)의 NMOS트랜지스터들(N1, N2)을 오프하기 위한 전압 레벨을 가지는 비트 라인 아이솔레이션 제어신호(ISOA1)를 발생하고, 센스 인에이블 제어전압들(LA1, LAB1, LA12, LAB12)이 인가되지 않도록 차단한다. 컬럼 디코더(300)는 컬럼 선택 신호 라인(CSL1)을 선택하기 위한 컬럼 선택 신호를 비활성화하고, 로우 디코더(200)는 워드 선택신호 라인(WL11)을 선택하기 위한 워드 선택신호를 소정 전압(약 1.8V 또는 2V 정도의 전압) 레벨로 만든다.
제4리드 기간(RT4)에서, 도3B의 동작과 동일한 동작을 수행하여 데이터 “0”에 대한 재저장 동작을 수행한다.
상술한 바와 같은 본 발명의 반도체 메모리 장치는 비트 라인(반전 비트 라인)으로 네거티브 전압을 인가함에 의해서 데이터 “0”을 라이트(재저장)하는 것이 아니라, 비트 라인(반전 비트 라인)으로의 전압 공급이 차단된 상태에서 반전 비트 라인(비트 라인)의 전압 변화를 따라 비트 라인(반전 비트 라인)의 전압이 변화함에 의해서 비트 라인(반전 비트 라인)에 네거티브 전압이 유발됨으로써 데이터 “0”이 라이트(재저장)된다.
또한, 본 발명의 반도체 메모리 장치는 데이터 리드시에 비트 라인쌍을 소정 전압레벨로 프리차지하여 전송게이트를 온시키고, 저장된 데이터에 따른 메모리 셀 의 문턱전압의 차이에 의한 전류차를 이용하여 비트 라인쌍에 전압 차를 유발하고, 비트 라인쌍의 전압 차를 증폭하여 데이터를 리드한다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 데이터 “1”의 라이트 동작이 임팩트 이온화가 아닌 게이트-유도 드레인 누설 전류를 이용함에 의해서도 가능하다.
상술한 도2의 실시예의 반도체 메모리 장치의 메모리 셀 어레이는 하나의 메모리 셀 어레이 블록이 선택되고, 선택된 메모리 셀 어레이 블록으로부터 2개의 데이터 쌍이 출력되는 구성을 나타내었으나, 메모리 셀 어레이는 다양한 방법으로 구성이 가능하다. 예를 들면, 2개의 메모리 셀 어레이 블록들로부터 8개의 데이터 쌍이 출력되도록 구성하는 것도 가능하다.
본 발명의 반도체 메모리 장치의 메모리 셀 어레이는 도2의 메모리 쌍 그룹의 구성, 비트 라인 아이솔레이션 게이트, 및 프리차지 회로를 구비하면 되고, 바람직하게는 비트 라인 센스 증폭기, 및 컬럼 선택 게이트를 추가적으로 구비하여야 한다.
상술한 설명에서, 예로 든 전압 레벨은 다양한 다른 전압 레벨로 설정이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 따라서, 본 발명의 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리 장치는 데이터 “0” 라이트 및 재저장시에 비트 라인으로 네거티브 전압을 인가할 필요가 없으므로, 비트 라인으로 공급을 위한 네거티브 전압 발생기를 구비할 필요가 없다.
또한, 본 발명의 반도체 메모리 장치는 리드시에 필요한 회로 구성이 간단하게 된다.

Claims (23)

  1. 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀;
    상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀;
    공통 소스 라인으로 인가되는 전압 또는 상기 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제1소스 라인을 연결하는 제1전송 게이트;
    상기 공통 소스 라인으로 인가되는 전압 또는 상기 반전 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제2소스 라인을 연결하는 제2전송 게이트;
    비트 라인 아이솔레이션 제어신호에 응답하여 라이트 동작시 상기 비트 라인 및 상기 반전 비트 라인을 센스 비트 라인 및 반전 센스 비트 라인과 각각 연결하고, 리드 동작시에는 라이트 동작시와 반대로 상기 비트 라인 및 상기 반전 비트 라인을 상기 반전 센스 비트 라인 및 상기 센스 비트 라인과 각각 연결한 후 재저장을 위해 다시 라이트 동작시와 동일하게 연결하는 비트 라인 아이솔레이션 게이트; 및
    프리차지 제어신호에 응답하여 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2메모리 셀들은
    임팩트 이온화에 의해서 데이터 “1”을 라이트 및 재저장하고,
    순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고,
    상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을, 상기 워드 라인으로 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제1라이트 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 어느 하나의 라인으로 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고,
    상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 제1 리드 기간동안에는 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안에는 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인과 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압차를 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 상기 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제2전압은 상기 제1전압보다 높고, 상기 제3전압은 상기 제2전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 및 제2메모리 셀들은
    게이트 유도 드레인 누설 전류에 의해서 데이터 “1”을 라이트 및 재저장하고,
    순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 반도체 메모리 장치는
    상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고,
    상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1라이트 기간동안 상기 워드 라인으로 네거티브 제2전압을, 상기 제2라이트 기간동안 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제1라이트 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고,
    상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 제1 및 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을, 제2 및 제3리드 기간동안 상기 네거티브 제2전압을 인가하고, 상기 제1리드 기간동안 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 내지 제3리드 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인과 상기 반전 비트 라인으로 전압의 공급을 차단하고, 상기 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인 사이의 전압을 증폭하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인중 어느 하나의 라인으로 상기 제3전압을, 다른 하나의 라인으로 상기 제1전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제2전압은 상기 제1전압보다 높고, 상기 제3전압은 상기 제2전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  8. 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀;
    상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀;
    공통 소스 라인으로 인가되는 전압 또는 상기 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제1소스 라인을 연결하는 제1전송 게이트;
    상기 공통 소스 라인으로 인가되는 전압 또는 상기 반전 비트 라인의 전압에 응답하여 온되어 상기 공통 소스 라인과 상기 제2소스 라인을 연결하는 제2전송 게이트;
    비트 라인 아이솔레이션 제어신호에 응답하여 라이트 동작시 상기 비트 라인 및 상기 반전 비트 라인을 센스 비트 라인 및 반전 센스 비트 라인과 각각 연결하고, 리드 동작시에는 라이트 동작시와 반대로 상기 비트 라인 및 상기 반전 비트 라인을 상기 반전 센스 비트 라인 및 상기 센스 비트 라인과 각각 연결한 후 재저장을 위해 라이트 동작시와 동일하게 연결하는 비트 라인 아이솔레이션 게이트;
    프리차지 제어신호에 응답하여 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압레벨로 프리차지하는 프리차지부;
    센스 인에이블 제어전압이 인가되면 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 증폭하는 비트 라인 센스 증폭기; 및
    컬럼 선택신호에 응답하여 상기 센스 비트 라인과 데이터 입출력 라인사이 및 상기 반전 센스 비트 라인과 반전 데이터 입출력 라인사이에 데이터를 전송하는 컬럼 선택 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 제1 및 제2메모리 셀들은
    임팩트 이온화에 의해서 데이터 “1”을 라이트 및 재저장하고,
    순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고,
    상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1 및 제2라이트 기간동안 상기 워드 라인으로 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 센스 인에이블 제어전압을 인가하고, 상기 컬럼 선택신호를 활성화하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고,
    상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 상기 제1 내지 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 제1리드 기간동안 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하고, 상기 제2 및 제3리드 기간동안 상기 센스 인에이블 제어전압을 인가하고, 상기 제3리드 기간동안 상기 컬럼 선택신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 제2전압은 상기 제1전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 제1 및 제2메모리 셀들은
    게이트 유도 드레인 누설 전류에 의해서 데이터 “1”을 라이트 및 재저장하고,
    순방향 바이어스에 의해서 데이터 “0”을 라이트 및 재저장하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 및 리드 동작 전후에 상기 프리차지 제어신호를 활성화하고,
    상기 라이트 동작시에 제1 및 제2라이트 기간동안 상기 공통 소스 라인으로 제1전압을 인가하고, 상기 제1라이트 기간동안 상기 워드 라인으로 네거티브 제2전압을, 상기 제2라이트 기간동안 제2전압을 인가하고, 상기 제1라이트 기간동안 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 센스 인에이블 제어전압을 인가하고, 상기 컬럼 선택신호를 활성화하고, 상기 제2라이트 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하여 상기 비트 라인 및 상기 반전 비트 라인으로 전압의 공급을 차단하고,
    상기 리드 동작시에 제1 내지 제4리드 기간동안 상기 공통 소스 라인으로 상기 제1전압을 인가하고, 상기 제1 및 제4리드 기간동안 상기 워드 라인으로 상기 제2전압을, 상기 제2 및 제3리드 기간동안 상기 네거티브 제2전압을 인가하고, 상기 제1리드 기간 동안에는 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인이 각각 연결되고 상기 제2 및 제3리드 기간동안에는 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인이 각각 연결되도록 상기 비트 라인 아이솔레이션 제어신호를 인가하고, 상기 제4리드 기간동안 상기 비트 라인 아이솔레이션 제어신호를 비활성화하고, 상기 제2 및 제3리드 기간동안 상기 센스 인에이블 제어전압을 인가하고, 상기 제3리드 기간동안 상기 컬럼 선택신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제2전압은 상기 제1전압보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  15. 워드 라인에 연결된 게이트와 비트 라인에 연결된 제1전극과 제1소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 데이터를 저장하는 제1메모리 셀;
    상기 워드 라인에 연결된 게이트와 반전 비트 라인에 연결된 제1전극과 제2소스 라인에 연결된 제2전극을 가진 플로팅 바디를 가지며 상기 데이터와 반대 위상의 데이터를 저장하는 제2메모리 셀을 구비하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서,
    라이트 동작시에 제1라이트 기간동안 센스 비트 라인과 반전 센스 비트 라인의 신호를 증폭하고 이를 각각 상기 비트 라인과 상기 반전 비트 라인으로 전송하여 상기 제1 및 제2메모리 셀들중 하나의 메모리 셀에 데이터 “1”을 라이트하고, 제2라이트 기간동안 다른 하나의 메모리 셀에 데이터 “0”을 라이트하고,
    리드 동작시에 상기 비트 라인과 상기 반전 비트 라인을 프리차지 전압레벨로 프리차지하고, 제1리드 기간동안 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생하도록 하고 이를 각각 상기 반전 센스 비트 라인과 상기 센스 비트 라인으로 전송하고, 제2 및 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 증폭하고 이를 각각 상기 비트 라인과 상기 반전 비트 라인으로 전송하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하도록 하고, 제4리드 기간동안 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급을 차단하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “0”이 저장된 메모리 셀에 상기 데이터 “0”을 재저장하도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 라이트 동작은
    상기 제1라이트 기간동안 상기 제1 및 제2소스 라인들로 제1전압을, 상기 워드 라인에 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 하나의 라인으로 “하이”레벨의 데이터를 증폭함에 의해서 발생되는 제3전압을 인가하고, 다른 하나의 라인으로 “로우”레벨의 데이터를 증폭함에 의해서 발생되는 상기 제1전압을 인가하여 상기 제1라이트 기간동안 상기 제1 및 제2메모리 셀들중의 하나의 메모리 셀에 상기 데이터 “1”을 라이트하고,
    상기 제2라이트 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 라이트하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 리드 동작은
    상기 제1리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하여 상기 제1 및 제2메모리 셀을 통하여 흐르는 전류차를 이용하여 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생시키고, 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인을 각각 연결하고,
    상기 제2 및 제3리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고, 상기 센스 비트 라인과 상기 비트 라인 및 상기 반전 센스 비트 라인과 상기 반전 비트 라인을 각각 연결하여 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하고,
    상기 제4리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 상기 제1 및 제2메모리 셀들중 상기 데이터 “0”이 저장된 메모리 셀에 상기 데이터 “0”을 재저장하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 제2전압은 상기 제1전압보다 높고, 상기 제3전압은 상기 제2전압보다 높은 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 리드 동작은
    상기 제2리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고,
    상기 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 신호를 출력하고, 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 라이트 동작은
    상기 제1라이트 기간동안 상기 제1 및 제2소스 라인들로 제1전압을, 상기 워드 라인으로 네거티브 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 각각 연결하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인중의 하나의 라인으로 “하이”레벨의 데이터를 증폭함에 의해서 발생되는 제3전압을 인가하고, 다른 하나의 라인으로 “로우”레벨의 데이터를 증폭함에 의해서 발생되는 상기 제1전압을 인가하여 상기 제1라이트 기간동안 상기 제1 및 제2메모리 셀들중의 하나의 메모리 셀에 상기 데이터 “1”을 라이트하고,
    상기 제2라이트 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 라이트하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 리드 동작은
    상기 제1리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하여 상기 제1 및 제2메모리 셀을 통하여 흐르는 전류차를 이용하여 상기 비트 라인과 상기 반전 비트 라인사이에 전압 차를 발생시키고, 상기 비트 라인과 상기 반전 센스 비트 라인 및 상기 반전 비트 라인과 상기 센스 비트 라인을 각각 연결하고,
    상기 제2 및 제3리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 네거티브 제2전압을 인가하고, 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고, 상기 센스 비트 라인과 상기 비트 라인 및 상기 반전 센스 비트 라인과 상기 반전 비트 라인을 각각 연결하여 상기 제1 및 제2메모리 셀들중 하나의 메모리 셀에 상기 데이터 “1”을 재저장하고,
    상기 제4리드 기간동안 상기 제1 및 제2소스 라인들로 상기 제1전압을, 상기 워드 라인으로 상기 제2전압을 인가하고, 상기 비트 라인과 상기 센스 비트 라인 및 상기 반전 비트 라인과 상기 반전 센스 비트 라인을 분리하여 상기 비트 라인과 상기 반전 비트 라인으로의 전압 공급이 차단된 상태에서 상기 비트 라인과 상기 반전 비트 라인사이의 커플링에 의해서 다른 하나의 메모리 셀에 상기 데이터 “0”을 재저장하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제2전압은 상기 제1전압보다 높고, 상기 제3전압은 상기 제2전압보다 높은 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 리드 동작은
    상기 제2리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이의 전압 차를 감지하여 증폭하고,
    상기 제3리드 기간동안 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 신호를 출력하고, 상기 제1 및 제2메모리 셀들중 상기 데이터 “1”이 저장된 메모리 셀에 상기 데이터 “1”을 재저장하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
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