KR101255163B1 - 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법 - Google Patents

커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

커패시터리스(capacitor-less) 동적 반도체 메모리 장치가 제공된다. 동적 반도체 메모리 장치는 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 메모리 셀들을 포함하는 제 1메모리 블록, 더미 워드라인에 연결된 게이트에, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 더미 메모리 셀들과, 등화신호가 인가되는 게이트와, 비트라인중 홀수번째 비트라인과 홀수번째 비트라인과 인접한 짝수번째 비트라인사이에 연결된 등화트랜지스터를 구비하는 제2메모리 블록, 및 비트라인선택신호에 응답해서 제 1메모리블럭의 비트라인들 중 하나를 제 1입력으로하고, 제 2메모리블록의 홀수번째 비트라인 또는 인접한 짝수번째 비트라인 중 어느 하나를 제 2입력으로 하는 전압감지증폭부로 구성되어 있다.

Description

커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법{Capacitor-less Dynamic semiconductor memory device and method of operating the same}
도 1은 일반적인 NMOS 플로팅 바디 트랜지스터의 구조 및 쓰기 동작 전압을 나타낸다.
도 2A는 종래 커패시터리스 동적 반도체 메모리 장치의 코어영역을 나타내는 도면이다.
도 2B는 도 2A의 전류 감지 증폭기의 상세회로도이다.
도 3는 본 발명의 바람직한 실시예에 따른 커패시터리스 동적 반도체 메모리 장치의 회로도이다.
도 4는 도 3의 비트라인 및 소스라인 선택부와 전압감지증폭부의 구체 회로도이다.
도 5A, 5B 및 5C는 각각 도 3의 커패시터리스 동적 반도체 메모리 장치의 메모리 셀 상태도, 쓰기 동작 타이밍도 및 쓰기 및 읽기 동작에서 전압조건의 테이블이다.
본 발명은 동적 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 오픈비트라인구조의 커패시터리스 동적 반도체 메모리 장치 및 그 쓰기 및 읽기 동작 방법에 관한 것이다.
종래의 일반적인 동적 반도체 메모리 장치는 하나의 억세스 트랜지스터와 하나의 커패시터가 하나의 단위 메모리 셀을 구성한다. 하지만 반도체 메모리 장치의 고집적화(high integrity) 및 고용량화(high density)의 요구에 따라 커패시터를 가지는 단위 메모리 셀 구조는 필요한 정전용량(Capacitance)을 확보할 수 없는 문제점을 나타내게 되었다.
상기와 같은 문제점을 극복하기위해, 최근 플로팅바디 트랜지스터를 동적 메모리 셀로써 사용하는 기술들이 소개되었다. IEEE에서 2002년에 소개된 논문 제목 “커패시터리스 동적 반도체 메모리 장치”에서는 플로팅바디 트랜지스터의 바디에 다수 캐리어를 축적하거나 다수 캐리어를 방출하는 방법으로 데이터 “1” 또는 “0”을 저장하는 기술이 개시되어 있다. (Takashi Ohsawa et al., [Memory Design Using a One-Transistor Gain Cell on SOI,] IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 11, NOV. 2002.)
도 1은 일반적인 NMOS 플로팅 바디 트랜지스터의 구조 및 쓰기 동작 전압을 나타낸다. 도 1을 참조하면, SOI 기판은 실리콘 기판(Si) 및 절연층(buried oxide)를 포함하고, 플로팅바디 트랜지스터(FBT)는 SOI 기판의 상부에 비트라인(미도시)과 연결되는 드레인(D), 소스라인(미도시)에 연결되는 소스(S), 드레인(D)과 소스(S)사이의 영역의 상부에 절연층과 함께 위치하며, 워드라인(미도시)과 연결되는 게이트(G), 및 게이트(G) 아래에 형성되고 전기적으로 플로팅(floating)된 바디(B)를 포함한다. 먼저 상기 플로팅바디 트랜지스터에 데이터 “1”을 쓰기 위해서는 게이트(G)와 드레인(D)에 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)현상이 일어날 수 있는 전압관계, 즉, 각각 게이트(G)에 부전압(-1.5V)과 드레인(D)에 양전압(1.5V)을 인가하여 바디(B)에 홀(hole)을 축적하는 방법과, 게이트(G)와 드레인(D)에 각각 양의 전압(1.5V)을 인가하여 임팩트 이온화(impact ionization) 현상을 이용해서 바디(B)에 홀(hole)을 축적하는 방법이 있다. 즉, 바디(B)에 홀(hole)이 축적됨에 따라 플로팅바디 트랜지스터의 바디전압이 상승하게 되고 이는 문턱전압(Vth1)를 낮추게 하며, 이 상태를 데이터 “1”을 저장한 상태로 정의한다. 또한 게이트 유도 드레인 누설 현상을 이용한 방법이 임팩트 이온화 현상을 이용한 방법보다 쓰기 전류가 작다는 장점을 가지고 있다. 다음으로, 플로팅바디 트랜지스터(FBT)에 데이터 “0을 쓰기 위해서는 바디(B)와 드레인(D) 사이에 순방향 바이어스 조건이 일어나도록 게이트(G)와 드레인(D)에 각각 양전압(1.5V)와 부전압(-1.5V)를 인가하여 바디(B)의 홀을 드레인(D)으로 방출하여 바디전압을 낮아지게 되고 이는 문턱전압(Vth0)을 높이게 되며, 이 상태를 데이터 “0”을 저장한 상태로 정의한다. 또한 데이터 “0”을 쓰는 방법은 게이트(G)와 소스(S)에 인가되는 전압을 이용해 커플링(Coupling)효과에 의해 바디의 홀을 방출할 수 도 있다.
도 2A는 종래 커패시터리스 동적 반도체 메모리 장치의 회로도를 나타내고, 도 2B는 도 2A의 전류 감지 증폭기의 상세회로도를 나타낸다. 도 2A 및 도 2B의 커 패시터리스 동적 반도체 메모리 장치(200)는 미국특허번호 제6,567,330호에 개시되어 있다. 도 2A와 도 2B를 참고하면, 종래 커패시터리스 동적 반도체 메모리 장치(200)는 복수의 비트라인들(BL0~BL3)이 하나의 전류 감지 증폭기를 공유하는 구조로 칩사이즈 증가를 최소화하였다. 또한 메모리 장치(200)은 전류 감지 증폭기(4a)의 기준 전류를 만들기 위해 더미 메모리 셀들(DMC)을 포함한다. 즉, 종래의 커패시터리스 동적 반도체 메모리 장치는 전류 감지 증폭기를 사용하므로 도 2B의 전류 미러 형태의 복잡하고 민감한 회로들을 사용하고 또한 이들을 위한 레이아웃 면적이 증가된다는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 오픈 비트라인 구조에서 전압감지증폭기를 사용하는 플로팅바디 트랜지스터를 구비하는 커패시터리스 동적 반도체 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 오픈 비트라인 구조에서 다수의 비트라인들이 전압감지증폭기를 공유하는 커패시터리스 동적 반도체 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터리스 동적 반도체 메모리 장치의 동작 방법을 제공함에 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 커패시터리스 동적 반도체 메모리 장치는 워드라인에 연결된 게이트에, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 메모리 셀들을 포함하는 제 1메모리 블록, 더미 워드라인에 연결된 게이트에, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 더미 메모리 셀들과, 등화신호가 인가되는 게이트와, 상기 비트라인중 홀수번째 비트라인과 상기 홀수번째 비트라인과 인접한 짝수번째 비트라인사이에 연결된 등화트랜지스터를 구비하는 제2메모리 블록, 및 비트라인선택신호에 응답해서 상기 제 1메모리블럭의 비트라인들 중 하나를 제 1입력으로하고, 상기 제 2메모리블록의 상기 홀수번째 비트라인 또는 인접한 짝수번째 비트라인 중 어느 하나를 제 2입력으로 하는 전압감지증폭부를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예의 커패시터리스 동적 반도체 메모리 장치는 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터를 가지는 메모리 셀들, 더미 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 더미 플로팅바디 트랜지스터를 가지는 더미 메모리 셀, 및 홀수번째 비트라인과 인접한 짝수번째 비트라인 사이에 등화트랜지스터를 각각 구비하는 제 1 및 제 2 메모리 블록, 상기 제 1 및 제 2 메모리 블 럭 사이에 위치하는 전압감지증폭부, 상기 제 1메모리 블럭과 상기 전압감지증폭부 사이에 위치하고, 상기 제 1메모리블럭의 짝수번째 또는 홀수번째 비트라인들 중 어느 하나의 비트라인들과 상기 어느 하나의 비트라인들과 대응하는 소스라인들과 연결되며, 비트라인선택신호에 응답해서 상기 연결된 비트라인들과 소스라인들중 각각 하나를 선택하고 선택된 비트라인을 상기 전압감지증폭기의 제 1입력으로 연결하는 제 1비트라인 및 소스라인 선택부, 및 상기 제 2메모리 블럭과 상기 전압감지증폭기 사이에 위치하고, 상기 제 2메모리블럭의 짝수번째 또는 홀수번째 비트라인들 중 어느 하나의 비트라인들과 상기 어느 하나의 비트라인들과 대응하는 소스라인들과 연결되며, 상기 비트라인선택신호에 응답해서 상기 연결된 비트라인들과 소스라인들중 각각 하나를 선택하고 상기 전압감지증폭기의 제 2입력으로 연결하는 제 2비트라인 및 소스라인 선택부를 포함하는 것을 특징으로 한다.상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플로팅바디 트랜지스터를 이용한 오픈비트라인구조의 제1 및 제2메모리 블록들을 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법은 다수의 비트라인과 상기 다수의 비트라인에 대응하는 소스라인들을 제 1프리차지전압으로 프리차징 하는 단계, 상기 제 1 메모리블록의 하나의 워드라인에 부전압을 인가하여 워드라인을 활성화하는 단계, 비트라인선택신호에 응답해서 상기 제 1메모리블록과 상기 제 2 메모리블록 각각의 다수의 비트라인중에서 하나의 비트라인과 상기 하나의 비트라인에 대응하는 소스라인을 선택하고 상기 선택된 소스라인에만 제 1 소스전압을 인가하는 단계, 비선택 비트라인들과 이에 대응하는 소스라인들에 상기 제 1 프리차지 전압을 계속 인가하는 단계, 상기 제 1및 제2 메모리블록의 선택된 비트라인에 전압감지증폭기를 통해 데이터를 인가하는 단계, 및 상기 제 1 메모리블록의 워드라인에 양의 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플로팅바디 트랜지스터를 이용한 오픈비트라인구조의 제1 내지 제3메모리 블록들을 포함하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법은 다수의 비트라인과 상기 다수의 비트라인에 대응하는 소스라인들을 제 1프리차지전압으로 프리차징 하는 단계, 상기 제 1메모리 블록의 워드라인에 연결된 플로팅바디 트랜지스터들이 턴온 되도록 워드라인을 활성화하는 단계, 상기 제 2 및 제 3 메모리 블록의 더미 워드라인에 연결된 더미 플로팅바디 트랜지스터들이 턴온되도록 워드라인을 활성화하는 단계, 비트라인선택신호에 응답해서 상기 제 1, 제 2 및 제 3 메모리블록내의 각각의 다수의 비트라인중에서 인접한 제 1및 제 2비트라인을 선택하고 상기 선택된 비트라인들에 대응하는 소스라인을 선택하고 상기 선택된 소스라인에만 제 1 소스전압을 인가하는 단계, 상기 제 2 및 제 3 메모리블록의 선택된 두개의 비트라인사이에 형성된 등화트랜지스터를 턴온하여 상기 선택된 두개의 비트라인의 전압을 등화하는 단계, 상기 제 1메모리블록의 제 1 비트라인과 제 2메모리블록의 제 1또는 제 2비트라인중 하나의 비트라인의 전압차를 감지 증폭하는 단계, 및 상기 제 1메모리블록의 제 2 비트라인과 제 3메모리블록의 제 1또는 제 2비트라인중 하나의 비트라인의 전압차를 감지 증폭하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 “및/또는”는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하 도면을 참조하면서 본 발명의 실시예를 자세하게 설명한다.
도 3은 본 발명에 따른 커패시터리스 동적 반도체 메모리 장치의 회로도를 나타낸다. 도 3을 참고하면, 메모리 장치(300)는 메모리 블럭(311, 312, 313)과 각 메모리 블럭들 사이에 전압감지증폭부(321, 322) 및 각 전압감지증폭부(321, 322)와 메모리 블록들(311, 312, 313)사이에 비트라인 및 소스라인 선택부(311_R, 311_L, 312_L, 313_R)를 포함한다. 도 3에는 각 메모리 블록에 하나의 워드라인만을 도시하였으나 이는 설명의 명확화를 위함이며, 복수의 워드라인들을 포함할 수 있음은 당업자에게 당연한 사실이다.
메모리 블럭(311, 312, 313) 각각은 워드라인(WL) 및 더미워드라인(DWL), 상기 워드라인(WL)과 상기 더미워드라인(DWL)을 교차하는 비트라인들(BL0 ~ BLn) 및 상기 비트라인들(BL0 ~ BLn)과 각각에 대응하는 소스라인들(SL0 ~ SLn)을 포함한다. 여기서 n은 0이상의 자연수이다. 상기 워드라인(WL)과 상기 비트라인들(BL0 ~ BLn)의 교차영역 각각에는 게이트가 워드라인(WL)에 드레인이 비트라인(BL)에 소스가 소스라인(SL)에 연결된 플로팅바디 트랜지스터(FBT)가 위치한다. 또한, 상기 더미워드라인(DWL)과 상기 비트라인들(BL0 ~ BLn)의 교차영역 각각에는 게이트가 더미워드라인(DWL)에, 드레인이 비트라인(BL)에, 소스가 소스라인(SL)에 각각 연결된 더미플로팅바디 트랜지스터(DC0, DC1)가 위치한다. DC0에는 데이터 “0”이, DC1에는 “1”이 각각 저장된다. 또한, 상기 워드라인(WL)과 상기 더미워드라인(DWL)의 배치 방향은 동일하고, 상기 비트라인들(BL)과 상기 소스라인들(SL)의 배치방향이 동일한 것이 바람직하다.
또한 메모리 블럭(311, 312, 313) 각각은 m번째 비트라인과 m+1번째 비트라인 사이에 위치하며 그 게이트가 등화신호(PVEQi)에 연결된 등화트랜지스터(EQT)를 포함한다. 여기서 m은 0이상이며 상기 n보다는 작은 자연수이다. 상기 등화신호는 상기 워드라인과 동일한 방향으로 배치되는 것이 바람직하다.
비트라인 및 소스라인 선택부들(311_R, 311_L) 각각은 메모리 블럭(311)의 비트라인들(BL0 ~ BLn) 중에서 짝수 또는 홀수 번째 중 어느 하나의 비트라인에 연결되고, 상기 연결된 비트라인에 대응하는 소스라인과도 연결된다. 즉, 짝수번째 비트라인들(BL0, BL2, …, BL(n-1))과 이에 대응하는 소스라인들(SL0, SL2, …, SL(n-1))는 비트라인 및 소스라인 선택부들(311_R)과 연결되며, 홀수번째 비트라인들(BL1, BL3, …, BLn)과 이에 대응하는 소스라인들(SL1, SL3, …, SLn)는 비트라인 및 소스라인 선택부들(311_L)과 연결된다. 상기 각 비트라인 및 소수라인 선택부(311_R, 311_L)에 연결된 비트라인들(BL0 ~ BLn) 및 소스라인들(SL0 ~ SLn)은 비 트라인 선택신호(BLS0 ~ BLS((n-1)/2)에 응답해서 각각 하나의 비트라인을 선택해서 전압감지증폭부(321,322)의 제 1입력으로 연결하고, 상기 선택된 비트라인에 대응하는 소스라인에 적당한 전압을 인가한다.
또한, 비트라인 및 소스라인 선택부(312_L, 313_R)는 각 해당 메모리 블럭의 비트라인들(BL0 ~ BLn)중에서 짝수 또는 홀수 비트라인중에 어느 하나의 비트라인들과 연결되며, 상기 연결된 비트라인들(BL0 ~ BLn)에 대응하는 소스라인들(SL0 ~ SLn)과 연결된다. 즉, 비트라인 및 소스라인 선택부(312_L)은 홀수번째 비트라인들(BL1, BL3, …, BLn)과 이에 대응하는 소스라인들(SL1, SL3, ..., SLn)을 연결하고, 비트라인 및 소스라인 선택부(313_R)은 짝수번째 비트라인들(BL0, BL2, …, BL(n-1))과 이에 대응하는 소스라인들(SL0, SL2, …, SL(n-1))을 연결한다. 상기 각 비트라인 및 소수라인 선택부(312_L, 313_R)에 연결된 비트라인들(BL0 ~ BLn) 및 소스라인들(SL0 ~ SLn)은 비트라인 선택신호(BLS0 ~ BLS((n-1)/2))에 응답해서 각각 하나의 비트라인을 선택해서 전압감지증폭부(321, 322)의 제 2입력으로 연결하고, 상기 선택된 비트라인에 대응하는 소스라인에 적당한 소스전압을 인가한다.
전압감지증폭부(321, 322)는 상기 비트라인 및 소스라인 선택부들(313_L, 313_R)로부터 각각 제 1입력과 제 2입력을 입력받아 그 전압차이를 감지 증폭하는 전압감지증폭기를 포함한다. 즉, 상기 제 1 입력과 제2 입력인 비트라인들이 서로 다른 메모리 블럭에 위치하는 오픈 비트라인 구조의 전압감지증폭기이다. 또한, 상기 전압감지증폭부(321, 322)는 컬럼선택신호(미도시)에 응답해서 전압감지증폭기의 출력을 데이터라인쌍(IO, IOB)에 연결하거나 데이터라인쌍(IO, IOB)으로부터 데 이터를 입력받는 트랜지스터들을 포함하는 컬럼선택기를 구비한다.
즉, 본 발명에 따른 커패시터리스 동적 메모리장치는 오픈 비트라인 구조의 전압감지증폭기를 구비하고, 플로팅바디 트랜지스터의 소스전압을 제어하여 데이터를 쓰고, 오픈비트라인들의 전압차를 직접 감지하고 증폭하여 데이터를 판별할 수 있다.
도 4는 도 3의 비트라인 및 소스라인 선택부와 전압감지증폭부의 연결을 나타내는 구체 회로도이다. 도 4는 하나의 비트라인만을 보여주고 있으나, 이는 설명의 명확화를 위함이고 더 많은 비트라인들(BL0 ~ BLn)이 비트라인 및 소스라인선택부(311_R, 311_L)를 통해 전압감지증폭부에 연결될 수 있음은 자명하다.
도 4를 참고하면, 비트라인 및 소스라인 선택부(311_R, 312_L) 각각은 비트라인 선택기(410)와 소스라인 선택기(420)를 포함한다. 비트라인 선택기(410)는 비트라인(BL0)과 중간비트라인(IBL)사이에 위치하며, 비트라인선택신호(BLS0)에 응답해서 상기 비트라인을 상기 중간비트라인(IBL)에 연결하는 트랜지스터들(T0, T1)과 비트라인(BL0)에 프리차지전압(VBL1)을 인가하는 트랜지스터들(T2, T3)을 포함한다. 마찬가지로 소스라인선택기(420)도 소스라인(SL0)과 소스전압라인(SLP)사이에 위치하며, 비트라인선택신호(BLS0)에 응답해서 상기 소스라인(SL0)을 소스전압라인(SLP)에 연결하는 트랜지스터들(T4, T5)과 소스라인(SL0)에 프리차지전압(VBL2)을 인가하는 트랜지스터들(T6, T7) 포함한다. 상기 소스전압라인(SPL)에는 쓰기동작 또는 읽기동작에 따라 적당한 전압이 연결되며 상기 소스라인들(SL0, SL1)에 상기 트랜지스터들(T4, T5)를 통해 인가된다. 또한 상기 프리차지전압 VBL1과 VBL2는 동일한 크기를 갖는 것이 바람직하다.
즉, 비트라인선택신호(BLS0)가 활성화되어 하이(high)레벨을 가지면 비트라인(BL0)은 중간비트라인(IBL)에 연결되고, 소스라인(SL0)은 소스전압라인(SLP)을 통해 상기 소스전압을 인가받는다. 반대로, 비트라인 선택신호(BLS0)가 비활성화되어 로우(low)레벨을 가지면 비트라인(BL0) 및 소스라인(SL0)에는 각각 상기 프리차지 전압(VBL1, VBL2)이 인가된다.
전압감지증폭부(430)는 전압감지증폭기(VSA), 컬럼선택스위치(CSLG), 및 감지비트라인 프리차지기(PRC)를 포함하고, 전압감지증폭기(VSA)는 NMOS트랜지스터들(N1, N2)로 구성된 NMOS센스 증폭기와 PMOS트랜지스터들(P1, P2)로 구성된 PMOS센스 증폭기로 구성되고, 컬럼선택스위치(CSLG)는 NMOS트랜지스터들(N3, N4)로 구성되고, 프리차지기(PRC)는 NMOS트랜지스터들(N5, N6, N7)로 구성되어 있다. 전압감지증폭기(VSA)는 비트라인 및 소스라인 선택부(311_R)의 중간비트라인(IBL)로부터 감지비트라인(SBL)에 제 1입력을, 비트라인 및 소스라인 선택부(311_L)의 중간비트라인(IBL)로부터 반전 감지비트라인(SBLB)에 제 2입력을 입력 받고, 센싱인에이블 신호들(LA, LAB)에 응답해서 상기 감지비트라인(SBL)과 반전 감지비트라인(SBLB)의 전압 차를 감지증폭한다. 컬럼선택스위치(CSLG)는 컬럼선택신호(CSL)에 응답해서 상기 감지비트라인(SBL)과 반전 감지비트라인(SBLB)으로 이루어진 감지비트라인쌍의 데이터를 데이터라인쌍(IO, I0B)으로 출력하거나 입력받는다. 프리차지기(PRC)는 프리차지 제어신호(PRE)에 응답하여 감지비트라인쌍(SBL, SBLB)을 프리차지 전압(VBL) 레벨로 프리차지한다. 상기 전압감지증폭기는 통상의 일반적인 래 치형식의 전압감지증폭기이므로 자세한 동작 설명은 생략한다.
도 5A는 도 3의 커패시터리스 동적 반도체 메모리 장치의 동작 전압 조건을 설명하기 위한 개념도이다. 도 5B는 도 5A의 쓰기 동작에 따른 전압 조건을 나타내는 타이밍도이다. 도 5C는 도 5A의 각 플로팅바디 트랜지스터 메모리 셀의 전압조건을 나타내는 테이블이다.
이하, 도 3, 도 5A, 도 5B 및 도 5C를 참고하면서, 더미워드라인(DWL)에 연결된 더미메모리 셀들(DC0, DC1)에 각각 데이터 “0”과 데이터 “1”을 저장되어 있다고 가정하고, 도 3의 메모리블럭(311)의 WL과 BL0과 BL1에 연결된 메모리 셀(W1, W0)에 각각 데이터 “1”과 “0”을 쓰고 읽는 방법에 대해 설명한다.
도 5A 내지 도 5C는 도 3의 메모리 블록(311)의 각 메모리 셀의 상태를 나타내는 것으로, W1은 데이터 “1”이 저장되는 메모리 셀을, W0은 데이터 “0”이 저장되는 메모리 셀을, U1은 워드라인(WL)에는 비활성화 전압이 비트라인(BL0)에는 데이터 “1”이 인가되는 메모리 셀을, U0는 워드라인에는 비활성화 전압이 비트라인(BL1)에는 데이터 “0”이 인가되는 메모리 셀을, SW는 워드라인(WL)만 활성화되는 메모리 셀을, NO는 워드라인과 비트라인이 모두 비활성화되는 메모리 셀을 의미한다.
도 5B를 보면, 프리차지 상태(PRG)에서는 모든 워드라인(WL)에는 0V가, 모든 비트라인들(BL0 ~ BLn)과 소스라인들(SL0 ~ SLn)에는 도 4의 비트라인 및 소스라인 선택부의 트랜지스터들(T0, T1, T4, T5)을 통해 상기 프리차지 전압(Vp=1V)이 인가된다. 게이트 유도 드레인 누설(GIDL)현상을 이용해 W1셀에 데이터 “1”을 쓰는 방법 설명하면 다음과 같다.
먼저, 선택된 워드라인(WL)에 부전압(-1V)을 인가하고, 비트라인선택신호(BLS0)를 “하이”로 활성화 한다. 이에 따라 비트라인 및 소스라인선택부(311_R, 311_L)에서는 메모리블럭(311)의 비트라인(BL0)과 메모리블럭(312)의 비트 라인(BL1)을 선택하고 각각을 전압감지증폭기(321)의 제 1입력과 제 2입력으로 연결하고, 메모리블럭(311)의 비트라인(BL1)과 메모리블럭(313)의 비트라인(BL0)를 선택하고 각각을 전압감지증폭기(322)의 제 1입력과 제 2입력으로 연결한다. 또한 비트라인 및 소스라인선택부(311_R, 311_L)는 선택된 비트라인들에 대응되는 소스라인들(SL0, SL1) 각각에도 소스전압라인(SLP)를 통해 쓰기 동작을 위한 전압(1V)을 계속 인가한다.
이후에, 컬럼선택기를 통해 메모리블럭(311)의 비트라인(BL0)에 데이터 “1”에 해당하는 전압(2V)가, 메모리블럭(311)의 비트라인(BL1)에 데이터 “0”에 해당하는 전압(0V)이 인가 된다. 이때 W1에 해당하는 메모리 셀의 게이트와 드레인 각각에는 -1V와 2V가 인가되므로 GIDL현상이 발생하여 데이터 “1”이 저장된다. 하지만 나머지 메모리 셀들(W0, U1, U0, SW, NO)에는 GIDL 조건이 발생하지 않게 되므로 데이터 “1”이 쓰이지 않는다.커플링 현상을 이용해 W0셀에 데이터 “0”을 쓰는 방법을 설명하면 다음과 같다.
데이터 “1”의 쓰기 동작 후에 W0에 해당하는 메모리 셀에 데이터 “0”을 쓰기위해 선택된 워드라인(WL)의 전압은 1V로 상승한다. 즉, 게이트가 -1V에서 1V로 변화함에 따라 커플링 영향으로 플로팅바디 트랜지스터의 바디전압이 상승하게 된다. 이에 따라 W0셀의 바디와 드레인사이에 순방향바이어스 조건이 발생하고 바디의 홀이 드레인으로 방출되게 되어 데이터 “0”이 쓰이게 된다. 하지만, 나머지 메모리 셀들(W1, U1, U0, SW, NO)에는 커플링영향으로 바디와 드레인사이에 순방향 바이어스 조건이 발생하지 않게 되므로 데이터 “0”이 쓰이지 않게 된다.물론 쓰기 동작이 일어나는 조건에서는 더미워드라인(DWL) 및 등화신호(PVEQi-1, PVEQi+1)는 비활성화 상태를 유지한다. 또한 상기와 같이 데이터 “1”을 쓰고 데이터 “0”을 쓰는 순서는 바뀔수도 있다.
다음으로, 메모리블럭(311)의 메모리셀들(W1, W0)로부터 데이터를 읽는 방법에 대해 설명한다.워드라인이 활성화되기전의 프리차지상태(PRG)에서 모든 메모리블록내의 비트라인 및 소스라인선택부는 모든 비트라인들과 모든 소스라인들을 프리차지 전압(1V)으로 프리차지 한다.메모리블록(311)의 워드라인(WL)과 메모리블록들(312, 313)의 더미워드라인(DWL)들에 플로팅바디 트랜지스터를 턴온할 수 있는 전압(2V)을 함께 인가한다. 다음으로 비트라인선택신호(BLS0)를 “하이”로 활성화하고 이에 응답해서 비트라인 및 소스라인선택부(311_L, 311_R, 312_L, 313_R)에서 각 메모리 블록(311, 312, 313)의 두개의 비트라인들(BL0, BL1)과 이에 대응하는 소스라인들(SL0, SL1)을 선택하고, 상기 비트라인들(BL0, BL1)에 상기 프리차지 전압을 차단하고, 상기 소스라인들(SL0, SL1)에는 상기 프리차지 전압보다 높은 전압(2V)를 인가한다. 이에 따라, 메모리블럭(311)의 데이터 “1”이 저장된 메모리 셀(W1)과 연결된 비트라인(BL0)에는 Vg(2V)-Vth1만큼의 전압이, 데이터 “0”이 저장된 메모리 셀(W0)과 연결된 비트라인(BL1)에는 Vg(2V)-Vth0만큼의 전압이 생성되 고 각각 중간비트라인(IBL)을 통해 전압감지증폭부들(321,322)의 제 1입력으로 연결된다. 또한 메모리블럭(312, 313)의 데이터 “1”이 저장된 더미 메모리 셀(D1)과 데이터 “0”이 저장된 더미 메모리 셀(D0)에 각각 연결된 비트라인들(BL0, BL1)에도 각각 Vg(2V)-Vth1과 Vg(2V)-Vth0의 전압이 생성된다. 이때 메모리블록(312, 313)의 등화신호(PAEQi-1, PAEQi+1)를 “하이”로 활성화하면 등화트랜지스터들(EQT)에 의해 메모리블럭(313, 312)의 비트라인들(BL0, BL1)의 전압은 등화되어 (2Vg(4V)-(Vth1+ Vth0))/2가 된다. 만약 데이터 “1”이 저장된 플로팅바디 트랜지스터의 문턱전압(Vth1)가 0.3V이고, 데이터 “0”이 저장된 플로팅바디 트랜지스터의 문턱전압(Vth0)가 0.7V이면 등화된 후의 메모리블럭(312,313)의 BL0와 BL1은 1.5V의 전압이 된다. 즉, 메모리블록(312)의 비트라인(BL0)은 전압감지증폭부(321)의 제 2 입력으로, 메모리블록(313)의 비트라인(BL0)은 전압감지증폭부(322)의 제 2 입력으로 연결된다.
다음으로 각각의 전압감지증폭부의 전압감지증폭기를 인에이블하면 전압감지증폭부(321)은 메모리블록(311)의 비트라인(BL0)와 메모리블록(312)의 비트라인(BL1)의 전압 차, 즉 +ΔVth(=Vth0+Vth1)/2를 감지하고 증폭하며, 전압감지증폭부(322)은 메모리블록(311)의 비트라인(BL1)와 메모리블록(313)의 비트라인(BL0)의 전압 차, 즉 -ΔVth(=Vth0+Vth1)/2를 감지하고 증폭한다. 이후의 데이터 읽기 동작은 종래의 메모리 장치와 동일하므로 자세한 설명은 생략한다.
즉, 본 발명에 따른 커패시터리스 동적 반도체 메모리 장치의 쓰기 동작은 소스라인의 전압을 일정하게 유지하고 게이트 전압을 제어하여 데이터를 저장하고, 읽기 동작에서는 소스라인 전압을 이용하여 비트라인에 플로팅바디 트랜지스터의 문턱전압에 따른 전압을 생성하고 이웃 메모리 블록의 더미 메모리셀을 이용해 기준전압을 생성해 그 전압차를 감지 증폭하여 데이터를 출력한다.
먼저, 이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 커패시터리스 동적 반도체 메모리 장치는 오픈 비트라인 구조의 플로팅바디 트랜지스터들의 소스전압을 제어하여 비트라인들에 생성되는 전압차를 직접 감지 증폭하는 공유 비트라인 전압감지 증폭기를 사용하므로 메모리 사이즈 증가를 억제할 수 있다.

Claims (20)

  1. 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 메모리 셀들을 포함하는 제 1메모리 블록;
    더미 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터로 이루어진 더미 메모리 셀들과, 등화신호가 인가되는 게이트와, 상기 비트라인중 홀수번째 비트라인과 상기 홀수번째 비트라인과 인접한 짝수번째 비트라인사이에 연결된 등화트랜지스터를 구비하는 제2메모리 블록; 및
    비트라인선택신호에 응답해서 상기 제 1메모리블럭의 비트라인들 중 하나를 제 1입력으로하고, 상기 제 2메모리블록의 상기 홀수번째 비트라인 또는 인접한 짝수번째 비트라인 중 어느 하나를 제 2입력으로 하는 전압감지증폭부를 구비하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 비트라인들과 소스라인들의 형성방향이 실질적으로 평행인 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 홀수번째 비트라인과 연결된 더미 플로팅바디 트랜지스터들에는 각각 데이터 “1” 또는 데이터 “0”중에 어느 하나를 저장하고 상기 인접한 짝수번째 비트라인과 연결된 플로팅바디 트랜지스터는 상기 홀수번째 플로팅바디 트랜지스터에 저장된 데이터와 반대 데이터가 저장된 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 전압감지증폭부는
    상기 비트라인 선택신호에 응답하여 상기 제1메모리블록의 상기 비트라인들중 하나의 비트라인을 선택하고 상기 선택된 비트라인에 대응하는 소스라인을 선택하고, 상기 제2메모리블록의 상기 비트라인들중 하나의 비트라인을 선택하고 상기 선택된 비트라인에 대응하는 소스라인을 선택하고, 상기 제1메모리블록의 선택된 비트라인과 상기 제2메모리블록의 선택된 비트라인을 중간비트라인쌍에 연결하는 비트라인 및 소스라인 선택부; 및
    상기 중간비트라인쌍의 전압 차를 감지하여 증폭하는 전압 감지 증폭기를 구비하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 비트라인 및 소스라인 선택부는
    상기 비트라인 선택신호에 응답하여 선택된 비트라인과 상기 중간비트라인쌍중 하나의 라인을 연결하는 비트라인 선택기; 및
    상기 비트라인 선택신호에 응답하여 상기 선택된 비트라인에 대응하는 소스라인에 소스 전압을 인가하는 소스라인 선택기를 구비하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 비트라인 선택기는
    상기 비트라인 선택신호에 응답하여 선택되지 않으면 비트라인을 제1프리차지 전압으로 프리차지하는 제1프리차지부와, 상기 비트라인 선택신호에 응답하여 선택되면 상기 비트라인과 상기 중간비트라인쌍중 하나의 라인을 연결하는 제1전송 트랜지스터를 포함하고,
    상기 소스라인 선택기는
    상기 비트라인 선택신호에 응답하여 선택되지 않으면 상기 소스 라인을 제2프리차지 전압을 프리차지하는 제2프리차지부와, 상기 비트라인 선택신호에 응답하여 선택되면 상기 소스라인으로 상기 소스 전압을 공급하는 제2전송 트랜지스터를 포함하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 제1프리차지 전압과 상기 제2프리차지 전압이 실질적으로 동일한 크기인 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 커패시터리스 동적 반도체 메모리 장치는
    소스 전압 공급부를 더 구비하고,
    상기 소스 전압 공급부는
    동작 조건이 쓰기 동작인 경우와 읽기 동작인 경우에 각각 다른 전압을 공급하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  9. 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 플로팅바디 트랜지스터를 가지는 메모리 셀들, 더미 워드라인에 연결된 게이트, 비트라인들 각각에 연결된 드레인, 소스라인들 각각에 연결된 소스를 가지는 더미 플로팅바디 트랜지스터를 가지는 더미 메모리 셀, 및 홀수번째 비트라인과 인접한 짝수번째 비트라인 사이에 등화트랜지스터를 각각 구비하는 제 1 및 제 2 메모리 블럭;
    상기 제 1 및 제 2 메모리 블럭 사이에 위치하고, 비트라인선택신호에 응답해서 상기 제1메모리 블럭의 비트라인들 중 하나를 제1입력으로 하고, 상기 제2메모리블럭의 상기 홀수번째 비트라인 또는 인접한 짝수번째 비트라인 중 어느 하나를 제2입력으로 하는 전압감지증폭부;
    상기 제 1메모리 블럭과 상기 전압감지증폭부 사이에 위치하고, 상기 제 1메모리블럭의 짝수번째 또는 홀수번째 비트라인들 중 어느 하나의 비트라인들과 상기 어느 하나의 비트라인들과 대응하는 소스라인들과 연결되며, 비트라인선택신호에 응답해서 상기 연결된 비트라인들과 소스라인들중 각각 하나를 선택하고 선택된 비트라인을 상기 전압감지증폭부의 제 1입력으로 연결하는 제 1비트라인 및 소스라인 선택부; 및
    상기 제 2메모리 블럭과 상기 전압감지증폭부 사이에 위치하고, 상기 제 2메모리블럭의 짝수번째 또는 홀수번째 비트라인들 중 어느 하나의 비트라인들과 상기 어느 하나의 비트라인들과 대응하는 소스라인들과 연결되며, 상기 비트라인선택신호에 응답해서 상기 연결된 비트라인들과 소스라인들중 각각 하나를 선택하고 상기 전압감지증폭부의 제 2입력으로 연결하는 제 2비트라인 및 소스라인 선택부를 포함하는 커패시터리스 동적 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 제 1및 제 2비트라인 및 소스라인 선택부는 각각 비트라인선택기 및 소스라인선택기를 포함하며,
    상기 비트라인선택기는 상기 비트라인선택신호의 활성화에 응답해서 비트라인과 중간비트라인을 연결하는 제 1트랜지스터들과 비트라인선택신호의 비활성화에 응답해서 비트라인을 제 1프리차지전압으로 프리차지하는 제2트랜지스터들을 포함하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 소스라인 선택기는 상기 비트라인선택신호의 활성화에 응답해서 상기 비트라인과 대응하는 소스라인에 제 2전압을 인가하는 제 3트랜지스터들과 상기 비트라인선택신호의 비활성화에 응답해서 소스라인을 상기 제 1프리차지전압으로 프리차지하는 트랜지스터들을 포함하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 동적 반도체 메모리 장치는
    소스 전압 공급부를 더 구비하고,
    상기 소스 전압 공급부는
    동작 조건이 쓰기 동작인 경우와 읽기 동작인 경우에 각각 다른 전압을 공급하는 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치.
  13. 플로팅바디 트랜지스터를 이용한 오픈비트라인구조의 제1 및 제2메모리 블록들을 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법에 있어서,
    다수의 비트라인과 상기 다수의 비트라인에 대응하는 소스라인들을 제 1프리차지전압으로 프리차징 하는 단계;
    상기 제 1 메모리블록의 하나의 워드라인에 부전압을 인가하여 워드라인을 활성화하는 단계;
    비트라인선택신호에 응답해서 상기 제 1메모리블록과 상기 제 2 메모리블록 각각의 다수의 비트라인중에서 하나의 비트라인과 상기 하나의 비트라인에 대응하는 소스라인을 선택하고 상기 선택된 소스라인에만 제 1 소스전압을 인가하는 단계;
    비선택 비트라인들과 이에 대응하는 소스라인들에 상기 제 1 프리차지 전압을 계속 인가하는 단계;
    상기 제 1및 제2 메모리블록의 선택된 비트라인에 전압감지증폭기를 통해 데이터를 인가하는 단계; 및
    상기 제 1 메모리블록의 워드라인에 양의 전압을 인가하는 단계를 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법.
  14. 제 13항에 있어서, 상기 제 1프리차지전압과 상기 제 1소스전압이 같은 크기인 것을 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법.
  15. 제 13항에 있어서,
    상기 제 1 메모리블록의 선택된 비트라인에 데이터 “1”에 해당하는 전압이 인가된 경우에는, 상기 제1메모리블록의 워드라인에 부전압을 인가하는 단계에서 선택된 플로팅바디 트랜지스터의 GIDL현상을 이용해 데이터 “1”이 저장되고 상기 제1메모리블록의 워드라인에 양의 전압을 인가해도 데이터 “1”의 저장상태에 변화가 없는 것을 특징으로 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법.
  16. 제 13항에 있어서,
    상기 제 1 메모리블록의 선택된 비트라인에 데이터 “0”에 해당하는 전압이 인가된 경우에는, 상기 제1메모리블록의 워드라인에 부전압을 인가할 때 선택된 플로팅바디 트랜지스터에는 데이터가 쓰이지 않고 상기 제1메모리블록의 워드라인에 양의 전압을 인가하는 단계에서 커플링영향에 의해 데이터 “0”이 쓰이는 것을 포함하는 커패시터리스 동적 반도체 메모리 장치의 쓰기 방법.
  17. 플로팅바디 트랜지스터를 이용한 오픈비트라인구조의 제1 내지 제3메모리 블록들을 포함하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법에 있어서,
    다수의 비트라인과 상기 다수의 비트라인에 대응하는 소스라인들을 제 1프리차지전압으로 프리차징 하는 단계;
    상기 제 1메모리 블록의 워드라인에 연결된 플로팅바디 트랜지스터들이 턴온 되도록 워드라인을 활성화하는 단계;
    상기 제 2 및 제 3 메모리 블록의 더미 워드라인에 연결된 더미 플로팅바디 트랜지스터들이 턴온되도록 워드라인을 활성화하는 단계;
    비트라인선택신호에 응답해서 상기 제 1, 제 2 및 제 3 메모리블록내의 각각의 다수의 비트라인중에서 인접한 제 1및 제 2비트라인을 선택하고 상기 선택된 비트라인들에 대응하는 소스라인을 선택하고 상기 선택된 소스라인에만 제 1 소스전압을 인가하는 단계;
    상기 제 2 및 제 3 메모리블록의 선택된 두개의 비트라인사이에 형성된 등화트랜지스터를 턴온하여 상기 선택된 두개의 비트라인의 전압을 등화하는 단계;
    상기 제 1메모리블록의 제 1 비트라인과 제 2메모리블록의 제 1또는 제 2비트라인중 하나의 비트라인의 전압차를 감지 증폭하는 단계 및
    상기 제 1메모리블록의 제 2 비트라인과 제 3메모리블록의 제 1또는 제 2비트라인중 하나의 비트라인의 전압차를 감지 증폭하는 단계를 포함하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법.
  18. 제 17항에 있어서, 상기 제 1 소스전압은 상기 프리차지 전압보다 큰 크기의 전압인 것을 포함하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법.
  19. 제 18항에 있어서, 상기 전압차는 상기 제 1 메모리 블록의 선택된 비트라인에 연결된 플로팅바디 트랜지스터의 데이터가 “1”인 경우는 데이터 “0”이 저장된 셀의 문턱전압과 데이터 “1”이 저장된 셀의 문턱전압을 더한 전압을 2로 나 눈 전압인 것을 특징으로 하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법.
  20. 제 18항에 있어서, 상기 전압차는 상기 제 1 메모리 블록의 선택된 비트라인에 연결된 플로팅바디 트랜지스터의 데이터가 “0”인 경우는 데이터 “0”이 저장된 셀의 문턱전압에서 데이터 “1”이 저장된 셀의 문턱전압을 더한 전압을 2로 나눈 전압의 부의 전압인 것을 포함하는 커패시터리스 동적 반도체 메모리 장치의 읽기 방법.
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