KR101398635B1 - 센스 앰프를 공유하는 반도체 메모리 장치 - Google Patents

센스 앰프를 공유하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR101398635B1
KR101398635B1 KR1020080111797A KR20080111797A KR101398635B1 KR 101398635 B1 KR101398635 B1 KR 101398635B1 KR 1020080111797 A KR1020080111797 A KR 1020080111797A KR 20080111797 A KR20080111797 A KR 20080111797A KR 101398635 B1 KR101398635 B1 KR 101398635B1
Authority
KR
South Korea
Prior art keywords
signal
bit line
output
sense amplifier
response
Prior art date
Application number
KR1020080111797A
Other languages
English (en)
Other versions
KR20100052907A (ko
Inventor
정회주
송기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080111797A priority Critical patent/KR101398635B1/ko
Priority to US12/591,176 priority patent/US8023337B2/en
Publication of KR20100052907A publication Critical patent/KR20100052907A/ko
Application granted granted Critical
Publication of KR101398635B1 publication Critical patent/KR101398635B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Dram (AREA)

Abstract

본 발명은 센스 앰프를 공유하는 반도체 메모리 장치를 공개한다. 본 발명에 따른 반도체 메모리 장치는 칼럼 디코더보다 상대적으로 메모리 셀 어레이에 가까이 배치되는 비트라인 선택기를 구비하고, 칼럼 디코더가 비트라인 개수에 대응하는 비트라인 선택 지시 신호를 출력하면 비트라인 선택기가 비트라인 선택 지시 신호에 응답하여 복수개의 비트 라인을 선택하도록 하여 칼럼 디코더에서 출력되는 신호의 개수를 줄일 수 있다.

Description

센스 앰프를 공유하는 반도체 메모리 장치{Semiconductor memory device having shared sense amplifiers}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트라인 센스 앰프를 공유하는 반도체 메모리 장치 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 중요한 과제는 빠른 동작 속도, 저전력 소모, 고집적도 및 소형화를 실현하는 것이다. 이러한 과제를 달성하기 위한 일환으로 복수개의 비트라인이 하나의 센스 앰프를 공유하여 사용하는 반도체 메모리 장치가 제안되었다. 그러나 복수개의 비트라인을 선택하기 위하여 칼럼 디코더는 복수개의 비트라인과 동일한 개수의 칼럼 선택 라인이 필요하였다.
본 발명의 목적은 칼럼 디코더에서 출력되는 신호의 개수를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드라인과 n개(n은 2k 인 자연수)의 비트라인 사이에 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 어레이, 칼럼 어드레스에 응답하여 k비트의 비트라인 선택 지시 신호를 출력하는 칼럼 디코더, 상기 비트라인 선택 지시 신호에 응답하여 n개의 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하여 활성화하여 출력하는 적어도 하나의 비트라인 선택기, 일단이 상기 n개의 비트라인에 연결되고, 타단이 i개(i는 1보다 크고 n보다 작은 자연수)의 센싱 라인에 순차적으로 순환 연결되며, 상기 n개의 비트라인 선택 신호에 응답하여 활성화되는 n개의 스위치를 구비하는 적어도 하나의 스위치부, 상기 i개의 센싱 라인을 통해 인가되는 데이터를 감지 증폭하는 i개의 센스 앰프를 구비하는 적어도 하나의 공유 센스 앰프부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 칼럼 디코더는 버스트 길이 신호를 추가로 인가받아 상기 버스트 길이 신호에 대응하는 횟수만큼 클럭킹하는 리드 버스트 신호와 상기 리드 버스트 신호의 클럭킹 이후 활성화되는 리드 종료 신호를 추 가로 더 출력하고, 상기 비트라인 선택기는 상기 선택된 비트라인 선택 신호부터 상기 리드 버스트 신호의 클럭킹 횟수에 대응하는 개수의 비트라인 선택 신호를 순차적으로 활성화하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비트라인 선택기는 상기 비트라인 선택 지시 신호를 디코딩하여 n비트의 코딩 신호를 발생하는 디코더, 상기 n비트의 코딩 신호에 응답하여 n개의 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호에 응답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 비트라인 선택 신호를 활성화하여 출력하는 비트라인 선택 신호 출력부, 및 n개의 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 i개의 센스 앰프 인에이블 신호를 출력하는 센스 앰프 인에이블 신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비트라인 선택 신호 출력부는 순환 연결된 n개의 래치부를 구비하고, 상기 n개의 래치부는 각각 상기 n비트의 코딩 신호 중 대응하는 1 비트와 이전단의 상기 래치부에서 출력되는 상기 비트라인 선택 신호에 응답하여 각각 상기 비트 라인 선택 신호를 출력하고, 상기 n개의 래치부 각각은 상기 n비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 논리합 게이트, 및 상기 리드 버스트 신호의 상승 및 하강 에지에 응답하여 상기 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 듀얼 에지 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 공유 센스 앰프부는 i개의 센스 앰프 인에이블 신호 중 대응하는 상기 센스 앰프 인에이블 신호에 응답하여 활성화되어 상기 센싱 라인을 통해 인가되는 데이터를 감지 증폭하여 출력하는 i개의 센스 앰프를 구비하는 앰프부, 및 상기 센스 앰프 인에이블 신호에 응답하여 상기 i개의 센스 앰프에서 출력되는 신호들 중 하나를 선택하여 입출력 라인으로 전송하는 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비트라인 선택기는 상기 비트라인 선택 지시 신호를 디코딩하여 m비트(m은 n/2)의 코딩 신호를 발생하는 디코더, 상기 m비트의 코딩 신호에 응답하여 m개의 홀수번째 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호의 상승 에지에 응답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 홀수번째 비트라인 선택 신호를 활성화하여 출력하는 m개의 종속 연결된 제1 래치부를 구비하는 제1 비트라인 선택 신호 출력부, 상기 m비트의 코딩 신호에 응답하여 m개의 짝수번째 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호의 하강 에지에 응답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 짝수번째 비트라인 선택 신호를 활성화하여 출력하는 m개의 종속 연결된 제2 래치부를 구비하는 제2 비트라인 선택 신호 출력부, 상기 제1 비트라인 선택 신호 출력부에서 출력되는 m개의 홀수번째 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 j(j=i/2)개의 제1 센스 앰프 인에이블 신호를 출력하는 제1 센스 앰프 인에이블 신호 출력부, 및 상기 제2 비트라 인 선택 신호 출력부에서 출력되는 m개의 짝수번째 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 j개의 제2 센스 앰프 인에이블 신호를 출력하는 제2 센스 앰프 인에이블 신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 비트라인 선택 신호 출력부 각각은 순환 연결된 m개의 래치부를 구비하고, 상기 m개의 래치부는 각각 상기 m비트의 코딩 신호 중 대응하는 1 비트와 이전단에서 출력되는 비트라인 선택 신호에 응답하여 각각 비트 라인 선택 신호를 출력하고, 상기 제1 비트 라인 선택 신호 출력부의 상기 m개의 래치부 각각은 상기 m비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 제1 논리합 게이트, 및 상기 리드 버스트 신호의 상승 에지에 응답하여 상기 제1 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 상승 에지 플립플롭을 구비하고, 상기 제2 비트 라인 선택 신호 출력부의 상기 m개의 래치부 각각은 상기 m비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 제2 논리합 게이트, 및 상기 리드 버스트 신호의 하강 에지에 응답하여 상기 제2 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 하강 에지 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 공유 센스 앰프부는 각각 j개의 제1 및 제2 센스 앰프 인에이블 신호 중 대응하는 상기 센스 앰프 인에이블 신호에 응 답하여 활성화되어 상기 센싱 라인을 통해 인가되는 데이터를 감지 증폭하여 출력하는 i개의 센스 앰프를 구비하는 앰프부, 및 상기 제1 및 제2 센스 앰프 인에이블 신호에 응답하여 상기 i개의 센스 앰프에서 출력되는 신호들 중 하나를 선택하여 입출력 라인으로 전송하는 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 메모리 셀 어레이가 복수개이면, 상기 메모리 셀 어레이와 동일한 개수의 스위치부와 공유 센스 앰프부 및 비트라인 선택기를 구비하고, 상기 칼럼 디코더는 상기 복수개의 공유 센스 앰프부의 출력 중 하나를 선택하여 입출력라인으로 전송하기 위한 입출력 선택 신호를 추가로 더 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 메모리 셀 어레이가 복수개이면, 상기 메모리 셀 어레이와 동일한 개수의 스위치부와 공유 센스 앰프부를 구비하고, 상기 복수개의 스위치부 각각의 n개의 스위치는 하나의 비트라인 선택기에서 인가되는 상기 n개의 비트라인 선택 신호를 공통으로 인가받아 활성화되며, 상기 칼럼 디코더는 상기 복수개의 공유 센스 앰프부의 출력 중 하나를 선택하여 입출력라인으로 전송하기 위한 입출력 선택 신호를 추가로 더 출력하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 칼럼 디코더보다 상대적으로 메모리 셀 어레이에 가까이 배치되는 비트라인 선택기를 구비하고, 칼럼 디코더가 비트라인 개수에 대응하는 비트라인 선택 지시 신호를 출력하면 비트라인 선택기가 비 트라인 선택 지시 신호에 응답하여 복수개의 비트 라인을 선택하도록 하여 칼럼 디코더에서 출력되는 신호의 개수를 줄일 수 있으며, 전력 소비를 줄일 수 있다. 또한 센스 앰프를 공유해서 사용하여도 충분한 센싱 마진을 확보할 수 있다.
이하, 첨부한 도면을 참고로 하여 센스 앰프를 공유하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 일 실시예를 나타내는 도면이다.
메모리 셀 어레이(110)는 복수개의 비트라인(BL1 ~ BLn)과 복수개의 워드 라인(미도시)을 구비하고, 복수개의 비트라인(BL1 ~ BLn)과 복수개의 워드 라인 사이에 각각 메모리 셀(미도시)을 구비한다. 복수개의 비트라인(BL1 ~ BLn)은 각각 비트라인 선택 신호(BSL1 ~ BSLn)에 응답하여 활성화되는 복수개의 비트라인 스위치(SW1 ~ SWn)를 통해 소정 개수씩 공통으로 복수개의 센싱 라인(SL)에 연결된다. 그리고 복수개의 센싱 라인(SL)은 각각 공유 센스 앰프부(140)의 복수개의 센스 앰프 중 대응하는 센스 앰프에 연결된다.
칼럼 디코더(120)는 외부에서 인가되는 어드레스 중 칼럼 어드레스(CA)를 인가받아 디코딩하여 복수개의 비트라인(BL1 ~ BLn) 중 어드레스에 대응하는 비트라인을 지정하기 위한 비트라인 지시 신호(BSL_idt)를 출력하고, 버스트 길이 신호(BTL)에 응답하여 비트라인 지시 신호(BSL_idt)에 의해 지정되는 시작 비트라인 이후 연속적으로 선택되는 비트라인의 개수를 지정하기 위한 리드 버스트 신호(RD_BL)를 출력한다. 그리고 비트라인 선택기(130)를 리셋 하기 위한 리드 종료 신호(RD_fin) 출력한다. 여기서 비트라인 지시 신호(BSL_idt)는 비트라인(BL0 ~ BLn)의 개수에 대응하는 비트수를 갖는 신호로서 log2 n (n은 자연수)의 비트수를 갖는다. 그리고 리드 버스트 신호(RD_BL)는 버스트 길이 신호(BTL)에 응답하여 발생횟수가 지정되는 클럭 신호이다. 예를 들어 비트라인의 개수가 8개이면, 비트라인 지시 신호(BSL_idt)는 3비트의 신호이다. 그리고 DDR 반도체 메모리 장치에서 버스트 길이 신호(BTL)가 8이면, 리드 버스트 신호(RD_BL)는 버스트 길이의 절반인 4번 클럭킹 되는 신호이다. 본 발명에서는 설명의 편의를 위하여 DDR 반도체 메모리 장치를 예로 들어 설명하지만, 본 발명은 DDR 반도체 메모리 장치에 한정되지 않는다.
비트라인 선택기(130)는 비트라인 지시 신호(BSL_idt)에 응답하여 복수개의 비트라인 선택 신호(BSL1 ~ BSLn) 중 하나의 비트라인 선택 신호(예를 들면 BSL4)를 활성화하여 복수개의 비트라인(BL1 ~ BLn) 중 하나의 비트라인(BL4)을 선택한다. 그리고 리드 버스트 신호(RD_BL)에 응답하여 선택된 비트라인 이후 버스트 길이에 대응하는 비트라인(BL5 ~ BL11)을 순차적으로 선택하기 위하여 비트라인 선택 신호(BSL5 ~ BSL11)를 순차적으로 활성화한다. 그리고 비트라인 선택기(130)는 공유 센스 앰프부(140)의 복수개의 센스 앰프를 순차적으로 활성화하고, 활성화된 센스 앰프의 출력 신호가 입출력 라인(LGIO)으로 출력되도록 제어 신호(ctrl)를 출력한다.
공유 센스 앰프부(140)는 m개(m은 2보다 크고 n보다 작은 자연수)의 센스 앰 프를 구비하고, m개의 센스 앰프는 제어 신호(ctrl)에 응답하여 비트라인 선택기(130)에 의해 순차적으로 선택되는 비트라인(BL4 ~ BL11)을 통해 인가되는 데이터를 순차적으로 인가받아 감지 증폭하여 입출력 라인(LGIO)로 출력한다. 여기서 공유 센스 앰프부(140)는 비트라인(BL1 ~ BLn)의 개수(n : n은 자연수)보다 적은 개수의 센스 앰프를 구비하고, 공통으로 연결된 소정 개수의 비트라인(BL1 ~ BLn)이 각각의 센스 앰프를 공유하여 연결된다.
따라서 도 1의 반도체 메모리 장치는 칼럼 디코더(120)가 칼럼 선택 라인을 통해 직접 비트라인(BL1 ~ BLn)을 선택하지 않고, 비트라인 선택기(130)가 칼럼 디코더(120)로부터 비트라인 지시 신호(BSL_idt)를 인가받아 비트라인(BL0 ~ BLn)을 선택한다. 그리고 리드 버스트 신호(RD_BL)에 의해 연속적인 데이터 출력이 가능하다.
도 1에서는 칼럼 디코더(120)가 버스트 길이 신호(BTL)와 클럭 신호(CLK)를 인가받아 리드 버스트 신호(RD_BL)를 출력하는 것으로 도시하였으나, 비트라인 선택기(130)가 직접 버스트 길이 신호(BTL)와 클럭 신호(CLK)를 인가받아 리드 버스트 신호(RD_BL)를 발생할 수도 있다.
도 2는 도 1의 비트라인 선택기의 일 실시예를 나타내는 도면이다.
도 2에서 디코더(131)는 비트라인 지시 신호(BSL_idt)를 디코딩하여 코딩 신호(CS1)를 출력한다. 도 2에서 코딩 신호(CS1)는 비트라인 선택 신호(BSL1 ~ BSLn)의 개수와 동일한 비트수를 가지며, 비트라인 지시 신호(BSL_idt)에 응답하여 복수개의 비트 중 하나의 비트만 활성화된다. 디코더(131)는 비트라인 지시 신 호(BSL_idt)가 인가되면 한번만 코딩 신호(CS1)를 출력하고, 이후로는 코딩 신호(CS1)를 출력하지 않거나 코딩 신호(CS1)의 모든 비트를 비활성화하여 출력한다.
비트라인 선택 신호 출력부(132)의 복수개의 논리합 게이트(OR2 ~ ORn)는 코딩 신호(CS1)에서 각각 대응하는 비트와 이전 단의 듀얼 에지 플립플롭(DD1 ~ DDn-1)의 출력 신호인 비트라인 선택 신호(BSL1 ~　BSLn-1)를 논리합하여 출력한다. 그리고 첫째단의 논리합 게이트(OR1)는 코딩 신호(CS1)의 대응하는 비트와 마지막 단의 듀얼 에지 플립플롭(DDn)의 출력 신호(BSLn)를 논리합하여 출력한다.
복수개의 듀얼 에지 플립플롭(DD1 ~ DDn)은 리드 버스트 신호(RD_BL)의 상승 에지 및 하강 에지에 응답하여 이전 단의 논리합 게이트(OR1 ~ ORn)의 출력 신호를 래치하여 비트라인 선택 신호(BSL1 ~　BSLn)를 출력한다. 상기한 바와 같이 리드 버스트 신호(RD_BL)는 버스트 길이 신호(BTL)에 응답하여 발생횟수가 지정되는 클럭 신호이므로, 듀얼 에지 플립플롭(DD1 ~ DDn)은 리드 버스트 신호(RD_BL)가 클럭킹 되는 동안 이전단의 논리합 게이트(OR1 ~ ORn)의 출력 신호를 래치하여 다음단의 논리합 게이트(OR1 ~ ORn)로 출력한다. 그리고 복수개의 듀얼 에지 플립플롭(DD1 ~ DDn)은 리드 종료 신호(RD_fin)에 응답하여 리셋 된다.
따라서 복수개의 논리합 게이트(OR1 ~ ORn)와 복수개의 듀얼 에지 플립플롭(DD1 ~ DDn)은 코딩 신호(CS1)가 인가된 이후 리드 버스트 신호(RD_BL)가 클럭킹되면, 리드 버스트 신호(RD_BL)의 에지에 응답하여 코딩 신호(CS1)에 대응하는 하나의 비트라인 선택 신호를 활성화하여 출력하고, 이후로는 리드 버스트 신호(RD_BL)가 클럭킹을 종료할 때 까지 순차적으로 비트라인 선택 신호를 활성화하 여 출력한다. 활성화된 비트라인 선택 신호가 마지막 비트라인 선택 신호(BSLn)인 경우에 활성화될 다음 비트라인 선택 신호는 로테이션(rotation)에 의해 최초 비트라인 선택 신호(BSL1)가 활성화된다.
센스 앰프 인에이블 신호 출력부(133)의 2개의 논리합 게이트(ORS1, ORS2)는 각각 공유 센스 앰프부(140)의 복수개의 센스 앰프를 활성화하는 제어 신호(ctrl)인 센스 앰프 인에이블 신호(SA_en1, SA_en2)를 출력한다. 논리합 게이트(ORS1)는 비트라인 선택 신호(BSL1, BSL3, ~,　BSLn-1)가 활성화되는 경우에 센스 앰프 인에이블 신호(SA_en1)를 활성화하여 출력하고, 논리합 게이트(ORS2)는 비트라인 선택 신호(BSL2, BSL4, ~,　BSLn)가 활성화되는 경우에 센스 앰프 인에이블 신호(SA_en2)를 활성화하여 출력한다. 도 2에서는 공유 센스 앰프부(140)가 2개의 센스 앰프를 구비하는 것으로 가정하여 2개의 센스 앰프 인에이블 신호(SA_en1, SA_en2)가 출력되도록 구성하였으나, 공유 센스 앰프부(140)가 구비하는 센스 앰프의 개수에 따라 센스 앰프 인에이블 신호의 개수 또한 조절될 수 있다.
도 3은 도 1의 공유 센스 앰프부의 일 실시예를 나타내는 도면으로, 도 2의 비트라인 선택기에 대응하는 공유 센스 앰프부(141)를 나타낸다.
공유 센스 앰프부(141)는 복수개의 센스 앰프(SA1, SA2)를 구비하는 앰프부(142)와 복수개의 센스 앰프(SA1, SA2)에서 출력 신호들 중 하나의 출력 신호를 선택하여 입출력 라인(LGIO)로 출력하는 입출력 먹스(143)를 구비한다. 센스 앰프(SA1)는 비트라인 스위치(SW1, SW3, ~, SWn-1)와 센싱 라인(SL1)을 통해 홀수번째 비트라인(BL1, BL3, ~, BLn-1)에 공통으로 연결되고, 센스 앰프 인에이블 신 호(SA_en1)에 응답하여 활성화된다. 그리고 센스 앰프(SA2)는 비트라인 스위치(SW2, SW4, ~, SWn)와 센싱 라인(SL2)을 통해 짝수번째 비트라인(BL2, BL4, ~, BLn)에 공통으로 연결되고, 센스 앰프 인에이블 신호(SA_en2)에 응답하여 활성화된다. 그리고 입출력 먹스(142)는 비트라인 선택기에서 인가되는 제어 신호(ctrl)인 먹스 제어 신호(MUX_ctrl)에 응답하여 센스 앰프(SA1, SA2)의 출력 신호들 중 하나를 선택한다. 여기서 먹스 제어 신호(MUX_ctrl)는 센스 앰프 인에이블 신호(SA_en1, SA_en2)일 수도 있으며, 센스 앰프 인에이블 신호(SA_en1, SA_en2)를 인코딩한 신호일 수도 있다.
도 4는 도 2 및 도 3의 비트라인 선택기와 공유 센스 앰프부의 동작을 설명하기 위한 도면이다.
외부로부터 리드 명령과 함께 어드레스가 반도체 메모리 장치에 인가되면 반도체 메모리 장치의 명령 디코더(미도시)는 리드 명령을 디코딩하여 내부 리드 신호(RD)를 출력하고, 칼럼 디코더(120)는 칼럼 어드레스를 디코딩하여 선택되어야할 비트라인(BL1 ~ BLn)을 지정하는 포인터로서 비트라인 지시 신호(BSL_idt)를 출력한다. 또한 칼럼 디코더(120)는 비트라인 선택부(130)가 연속적으로 비트라인을 지정할 수 있도록 리드 버스트 신호(RD_BL)를 출력하고, 리드 버스트 신호(RD_BL)의 클럭킹 종료와 함께 리드 종료 신호(RD_fin)를 출력한다.
비트라인 선택기(130)의 디코더(131)는 비트라인 지시 신호(BSL_idt)를 디코딩하여 코딩 신호(CS1)를 출력하고, 비트라인 선택 신호 출력부(132)는 코딩 신호(CS1)와 리드 버스트 신호(RD_BL)에 응답하여 해당 비트라인 선택 신호(BSLi)로 부터 버스트 길이에 대응하는 개수의 비트라인 선택 신호(BSLi+1 ~ BSLi+7)를 순차적으로 활성화하여 출력한다. 도 4에서는 버스트 길이가 8인 것을 예로 들었다. 따라서 리드 버트스 신호(RD_BL)는 4번 클럭킹되고, 비트라인 선택 신호 출력부(132)의 듀얼 에지 플립플롭(DD1 ~ DDn)은 리드 버트스 신호(RD_BL)의 상승 에지 및 하강 에지에 응답하여 논리합 게이트(OR1 ~ ORn)의 출력 신호를 래치하여 순차적으로 8개의 비트라인 선택 신호(BSLi ~ BSLi+7)를 활성화한다. 그리고 센스 앰프 인에이블 신호 출력부(133)의 2개의 논리합 게이트(ORS1, ORS2)는 각각 대응하는 비트라인 선택 신호((BSLi+0, BSLi+2, ~, BSLi+6), (BSLi+1, BSLi+3, ~, BSLi+7))의 활성화에 응답하여 센스 앰프 인에이블 신호(SA_en1, SA_en2)를 활성화하여 출력한다. 이후 리드 종료 신호(RD_fin)가 활성화되면, 비트라인 선택 신호 출력부(132)의 듀얼 에지 플립플롭(DD1 ~ DDn)은 리셋 된다.
순차적으로 활성화되는 비트라인 선택 신호(BSLi ~ BSLi+7)는 각각 대응하는 스위치(SWi ~ SWi+7)를 활성화하고, 활성화된 스위치(SWi ~ SWi+7)에 의해 대응하는 비트라인(BLi ~ BLi+7)이 공유 센스 앰프부(140)의 해당 센스 앰프(SA1, SA2)에 순차적으로 연결된다.
공유 센스 앰프부(140)의 센스 앰프(SA1, SA2)는 대응하는 센스 앰프 인에이블 신호(SA_en1, SA_en2)에 응답하여 활성화된다. 따라서 2개의 센스 앰프(SA1, SA2)가 복수개의 비트라인(BLi ~ BLi+7)으로부터 순차적으로 전송되는 데이터를 감지 증폭하여 출력한다. 여기서는 센스 리드 버트스 신호(RD_BL)가 4번 클럭킹되는 동안 각각 4번 활성화된다. 그리고 먹스(143)는 먹스 제어 신호(MUX_ctrl)에 응답 하여 2개의 센스 앰프(SA1, SA2) 중 하나를 선택하고, 선택된 센스 앰프(SA1, SA2)의 출력 신호를 입출력 라인(LGIO)로 전송한다.
도 5는 도 1의 비트라인 선택기의 다른 실시예를 나타내는 도면이다.
도 5의 디코더(134) 또한 도 2의 디코더(131)는 비트라인 지시 신호(BSL_idt)를 디코딩하여 코딩 신호(CS2)를 출력한다. 그러나 도 5의 코딩 신호는 도 2의 코딩 신호(CS1)와 달리 비트라인 선택 신호(BSL0 ~ BSLn)의 개수와 절반에 해당하는 비트수(m개 : m=n/2)를 가진다.
제1 비트라인 선택 신호 출력부(135)의 복수개의 논리합 게이트(ORo2 ~ ORom)는 코딩 신호(CS2)에서 각각 대응하는 비트와 이전 단의 상승 에지 플립플롭(RF1 ~ RFm-1)의 출력 신호인 제1 비트라인 선택 신호(BSLo1 ~　BSLom-1)를 논리합하여 출력한다. 그리고 첫째단의 논리합 게이트(ORo1)는 코딩 신호(CS2)의 대응하는 비트와 마지막 단의 상승 에지 플립플롭(RFm)의 출력 신호(BSLom)를 논리합하여 출력한다. 그리고 복수개의 상승 에지 플립플롭(RF1 ~ RFm)은 리드 버스트 신호(RD_BL)의 상승 에지에 응답하여 이전 단의 논리합 게이트(ORo1 ~ ORom)의 출력 신호를 래치하여 제1 비트라인 선택 신호(BSLo1 ~　BSLom)를 출력한다. 상승 에지 플립플롭(RF1 ~ RFm)은 리드 버스트 신호(RD_BL)가 클럭킹 되는 동안 이전단의 논리합 게이트(ORo1 ~ ORom)의 출력 신호를 래치하여 다음단의 논리합 게이트(ORo1 ~ ORom)로 출력한다. 그리고 복수개의 상승 에지 플립플롭(RF1 ~ RFm)은 리드 종료 신호(RD_fin)에 응답하여 리셋 된다.
제2 비트라인 선택 신호 출력부(136)의 복수개의 논리합 게이트(ORe2 ~ ORem)는 코딩 신호(CS2)에서 각각 대응하는 비트와 이전 단의 하강 에지 플립플롭(DF1 ~ DFm-1)의 출력 신호인 제2 비트라인 선택 신호(BSLe1 ~　BSLem-1)를 논리합하여 출력한다. 그리고 첫째단의 논리합 게이트(ORe1)는 코딩 신호(CS2)의 대응하는 비트와 마지막 단의 하강 에지 플립플롭(DFm)의 출력 신호(BSLem)를 논리합하여 출력한다. 그리고 복수개의 하강 에지 플립플롭(DF1 ~ DF,)은 리드 버스트 신호(RD_BL)의 상승 에지에 응답하여 이전 단의 논리합 게이트(ORe1 ~ ORem)의 출력 신호를 래치하여 제2 비트라인 선택 신호(BSLe1 ~　BSLem)를 출력한다. 하강 에지 플립플롭(DF1 ~ DFm)도 상승 에지 플립플롭(RF1 ~ RFm)과 마찬가지로 리드 버스트 신호(RD_BL)가 클럭킹 되는 동안 이전단의 논리합 게이트(ORe1 ~ ORem)의 출력 신호를 래치하여 다음단의 논리합 게이트(ORe1 ~ ORem)로 출력한다. 그리고 복수개의 하강 에지 플립플롭(DF1 ~ DFm)도 리드 종료 신호(RD_fin)에 응답하여 리셋 된다.
따라서 제1 및 제2 비트라인 선택 신호 출력부(135, 136)는 코딩 신호(CS2)가 인가된 이후 리드 버스트 신호(RD_BL)가 클럭킹되면, 리드 버스트 신호(RD_BL)의 상승 에지에 응답하여 코딩 신호(CS)에 대응하는 하나의 제1 비트라인 선택 신호를 활성화하여 출력하고, 리드 버스트 신호(RD_BL)의 하강 에지에 응답하여 코딩 신호(CS)에 대응하는 하나의 제2 비트라인 선택 신호를 활성화하여 출력한다. 그리고 이후로는 리드 버스트 신호(RD_BL)가 클럭킹을 종료할 때까지 각각 리드 버스트 신호(RD_BL)의 상승 에지나 하강 에지에 응답하여 순차적으로 제1 및 제2 비트라인 선택 신호를 활성화하여 출력한다. 또한 활성화된 제1 및 제2 비트라인 선택 신호가 마지막 비트라인 선택 신호(BSLom, BSLom)인 경우에 활성화될 다음 비트라인 선택 신호는 로테이션(rotation)에 의해 최초 비트라인 선택 신호(BSLo1, BSLe1)가 활성화된다.
제1 센스 앰프 인에이블 신호 출력부(137)의 논리합 게이트(ORSo1, ORSo2)는 각각 공유 센스 앰프부(140)의 복수개의 센스 앰프 중 대응하는 센스 앰프를 활성화하는 제어 신호(ctrl)인 제1 센스 앰프 인에이블 신호(SA_en1, SA_en2)를 출력한다. 논리합 게이트(ORSo1)는 비트라인 선택 신호(BSL1, BSL5, ~,　BSLn-3)가 활성화되는 경우에 제1 센스 앰프 인에이블 신호(SA_en11)를 활성화하여 출력하고, 논리합 게이트(ORSo2)는 비트라인 선택 신호(BSL3, BSL7, ~,　BSLn-1)가 활성화되는 경우에 제1 센스 앰프 인에이블 신호(SA_en12)를 활성화하여 출력한다. 그리고 제2 센스 앰프 인에이블 신호 출력부(138)의 논리합 게이트(ORSe1, ORSe2)는 각각 공유 센스 앰프부(140)의 복수개의 센스 앰프 중 대응하는 센스 앰프를 활성화하는 제어 신호(ctrl)인 제2 센스 앰프 인에이블 신호(SA_en21, SA_en22)를 출력한다. 논리합 게이트(ORSe1)는 비트라인 선택 신호(BSL2, BSL6, ~,　BSLn-2)가 활성화되는 경우에 제2 센스 앰프 인에이블 신호(SA_en21)를 활성화하여 출력하고, 논리합 게이트(ORSe2)는 비트라인 선택 신호(BSL4, BSL8, ~,　BSLn)가 활성화되는 경우에 제2 센스 앰프 인에이블 신호(SA_en22)를 활성화하여 출력한다. 도 5에서는 공유 센스 앰프부(140)가 4개의 센스 앰프를 구비하는 것으로 가정하여 4개의 센스 앰프 인에이블 신호(SA_en11, SA_en12, SA_en21, SA_en22)가 출력되도록 구성하였으나, 공유 센스 앰프부(140)가 구비하는 센스 앰프의 개수에 따라 센스 앰프 인에이블 신호의 개수 또한 조절될 수 있다.
도 6은 도 1의 공유 센스 앰프부의 다른 실시예를 나타내는 도면이다.
공유 센스 앰프부(144)는 복수개의 센스 앰프(SA1, SA2, SA3, SA4)를 구비하는 앰프부(145)와 복수개의 센스 앰프(SA1, SA2, SA3, SA4)에서 출력 신호들 중 하나의 출력 신호를 선택하여 입출력 라인(LGIO)로 출력하는 입출력 먹스(146)를 구비한다. 센스 앰프(SA1)는 비트라인 스위치(SW1, SW5, ~, SWn-3)와 센싱 라인(SL1)을 통해 홀수번째 비트라인들 중 비트라인(BL1, BL5, ~, BLn-3)에 공통으로 연결되고, 센스 앰프 인에이블 신호(SA_en11)에 응답하여 활성화된다. 그리고 센스 앰프(SA2)는 비트라인 스위치(SW2, SW6, ~, SWn-2)와 센싱 라인(SL2)을 통해 짝수번째 비트라인 중 비트라인(BL2, BL6, ~, BLn-2)에 공통으로 연결되고, 센스 앰프 인에이블 신호(SA_en21)에 응답하여 활성화된다. 또한 센스 앰프(SA3)는 비트라인 스위치(SW3, SW7, ~, SWn-1)와 센싱 라인(SL3)을 통해 홀수번째 비트라인들 중 비트라인(BL3, BL7, ~, BLn-1)에 공통으로 연결되고, 센스 앰프 인에이블 신호(SA_en12)에 응답하여 활성화되고, 센스 앰프(SA4)는 비트라인 스위치(SW4, SW8, ~, SWn)와 센싱 라인(SL4)을 통해 짝수번째 비트라인 중 비트라인(BL4, BL8, ~, BLn)에 공통으로 연결되고, 센스 앰프 인에이블 신호(SA_en22)에 응답하여 활성화된다.
입출력 먹스(145)는 비트라인 선택기에서 인가되는 제어 신호(ctrl)인 먹스 제어 신호(MUX_ctrl)에 응답하여 센스 앰프(SA1 ~ SA4)의 출력 신호들 중 하나를 선택한다. 여기서 먹스 제어 신호(MUX_ctrl)는 센스 앰프 인에이블 신호(SA_en11, SA_en12, SA_en21, SA_en22)일 수도 있으며, 센스 앰프 인에이블 신호(SA_en11, SA_en12, SA_en21, SA_en22)를 인코딩한 신호일 수도 있다.
도 7은 도 5 및 도 6의 비트라인 선택기와 공유 센스 앰프부의 동작을 설명하기 위한 도면이다.
도 4에서 설명한 바와같이 외부로부터 리드 명령과 함께 어드레스가 반도체 메모리 장치에 인가되면 반도체 메모리 장치의 명령 디코더(미도시)는 리드 명령을 디코딩하여 내부 리드 신호(RD)를 출력하고, 칼럼 디코더(120)는 칼럼 어드레스를 디코딩하여 선택되어야할 비트라인(BL1 ~ BLn)을 지정하는 포인터로서 비트라인 지시 신호(BSL_idt)를 출력한다. 또한 칼럼 디코더(120)는 비트라인 선택부(130)가 연속적으로 비트라인을 지정할 수 있도록 리드 버스트 신호(RD_BL)를 출력하고, 리드 버스트 신호(RD_BL)의 클럭킹 종료와 함께 리드 종료 신호(RD_fin)를 출력한다.
비트라인 선택기(130)의 디코더(134)는 비트라인 지시 신호(BSL_idt)를 디코딩하여 코딩 신호(CS2)를 출력하고, 제1 비트라인 선택 신호 출력부(135)는 코딩 신호(CS2)와 리드 버스트 신호(RD_BL)의 상승 에지에 응답하여 해당 비트라인 선택 신호(BSLi)로부터 버스트 길이의 절반에 대응하는 개수의 비트라인 선택 신호(BSLi+2, BSLi+4, BSLi+6)를 순차적으로 활성화하여 출력한다. 그리고 제2 비트라인 선택 신호 출력부(136)는 코딩 신호(CS2)와 리드 버스트 신호(RD_BL)의 하강 에지에 응답하여 해당 비트라인 선택 신호(BSLi+1)로부터 버스트 길이의 절반에 대응하는 개수의 비트라인 선택 신호(BSLi+3, BSLi+5, BSLi+7)를 순차적으로 활성화하여 출력한다. 도 4에서는 버스트 길이가 8인 것을 예로 들었다. 따라서 리드 버트스 신호(RD_BL)는 4번 클럭킹되고, 제1 및 제2 비트라인 선택 신호 출력부(135, 136)의 상승 에지 플립플롭(RF1 ~ RFm)과 하강 에지 플립플롭(DF1 ~ DFm)은 각각 리드 버트스 신호(RD_BL)의 상승 에지 및 하강 에지에 응답하여 논리합 게이트(ORo1 ~ ORm, ORe1 ~ ORem)의 출력 신호를 래치하여 순차적으로 8개의 비트라인 선택 신호(BSLi ~ BSLi+7)를 활성화한다. 그러나 반주기 동안 활성화되는 도 4의 비트라인 선택 신호와 달리, 도 7의 비트라인 선택 신호(BSLi ~ BSLi+7)는 비트라인 선택기(130)가 2개의 비트라인 선택 신호 출력부(135, 136)를 구비하므로 클럭 신호(clk)의 한주기 동안 활성화된다. 따라서 인접한 비트라인 선택 신호(BSLi ~ BSLi+7)가 서로 활성화되는 구간이 중복된다. 즉 비트라인 선택 신호(BSLi)가 활성화된 후, 비활성화되기 이전에 비트라인 선택 신호(BSLi+1)가 활성화된다. 마찬가지로 비트라인 선택 신호(BSLi+1)가 비활성화되기 이전에 비트라인 선택 신호(BSLi+2)가 활성화된다.
그리고 제1 센스 앰프 인에이블 신호 출력부(137)의 2개의 논리합 게이트(ORSo1, ORSo2)는 각각 대응하는 비트라인 선택 신호((BSLi, BSLi+4), (BSLi+2, BSLi+6))의 활성화에 응답하여 센스 앰프 인에이블 신호(SA_en11, SA_en12)를 활성화하여 출력하고, 제2 센스 앰프 인에이블 신호 출력부(138)의 2개의 논리합 게이트(ORSe1, ORSe2)는 각각 대응하는 비트라인 선택 신호((BSLi+1, BSLi+5), (BSLi+3, BSLi+7))의 활성화에 응답하여 센스 앰프 인에이블 신호(SA_en21, SA_en22)를 활성화하여 출력한다. 이후 리드 종료 신호(RD_fin)가 활성화되면, 제1 및 제2 비트라인 선택 신호 출력부(137, 138)의 상승 에지 플립플롭(RF1 ~ RFm) 및 하강 에지 플립플롭(DF1 ~ DFm)은 리셋 된다.
순차적으로 활성화되는 비트라인 선택 신호(BSLi ~ BSLi+7)는 각각 대응하는 스위치(SWi ~ SWi+7)를 활성화하고, 활성화된 스위치(SWi ~ SWi+7)에 의해 대응하는 비트라인(BLi ~ BLi+7)이 공유 센스 앰프부(140)의 해당 센스 앰프(SA1, SA2)에 순차적으로 연결된다.
공유 센스 앰프부(140)의 센스 앰프(SA1 ~ SA4)는 대응하는 센스 앰프 인에이블 신호(SA_en11, SA_en21, SA_en12, SA_en22)에 응답하여 활성화된다. 따라서 4개의 센스 앰프(SA1 ~ SA4)가 복수개의 비트라인(BLi ~ BLi+7)으로부터 순차적으로 전송되는 데이터를 감지 증폭하여 출력한다. 여기서는 리드 버트스 신호(RD_BL)가 4번 클럭킹되는 동안 각각 2번 활성화된다. 그리고 먹스(146)는 먹스 제어 신호(MUX_ctrl)에 응답하여 4개의 센스 앰프(SA1 ~ SA4) 중 하나를 선택하고, 선택된 센스 앰프(SA1 ~ SA4)의 출력 신호를 입출력 라인(LGIO)로 전송한다.
도 7 에 도시된 바와 같이 도 5 및 도 6의 비트라인 선택기와 공유 센스 앰프부를 구비하는 반도체 메모리 장치는 각각의 센스 앰프가 비트라인(BLi ~ BLi+7)을 통해 인가되는 데이터를 감지 증폭하는 기간이 클럭 신호(clk)의 한주기로서 길다. 따라서 센싱 마진이 높다.
도 8은 본 발명의 반도체 메모리 장치의 다른 실시예를 나타내는 도면으로, 복수개의 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 대한 예를 나타낸다. 도 8에서 반도체 메모리 장치는 일 예로 2개의 메모리 셀 어레이(211, 212)를 구비하고, 각각의 메모리 셀 어레이(211, 212)에 대응하는 비트라인 선택기(231, 232) 및 공유 센스 앰프부(241, 242)를 구비한다. 칼럼 디코더(220)와 비트라인 선택기(231, 232) 및 공유 센스 앰프부(241, 242)는 기본적으로 도 1의 칼럼 디코더(120) 비트라인 선택기(130) 및 공유 센스 앰프부(140)와 동일하게 동작한다. 그러나 도 8의 칼럼 디코더(221, 222)는 입출력 신호(IOSL1, IOSL2)를 추가적으로 발생하여 출력하고, 비트라인 선택기(231, 232)는 입출력 신호(IOSL1, IOSL2)에 응답하여 활성화된다. 또한 입출력 신호(IOSL1, IOSL2)는 입출력 게이트(IOS1, IOS2)를 활성화하여 공유 센스 앰프부(241, 242) 중 하나의 공유 센스 앰프부에서 출력되는 데이터를 입출력 라인(LGIO)로 연결한다.
도 8의 반도체 메모리 장치는 복수개의 비트라인 선택기(231, 232)로 개별적인 비트라인 지시 신호(BSL_idt1, BSL_idt2)와 리드 버트스 신호(RD_BL1, RD_BL2) 및 리드 종료 신호(RD_fin1, RD_fin2)를 출력한다. 따라서 각각의 메모리 셀 어레이(211, 212)에 대응하는 비트라인 선택기(231, 232)가 구비되었다.
도 9는 본 발명의 반도체 메모리 장치의 또 다른 실시예를 나타내는 도면으로, 도 8의 반도체 메모리 장치와 달리 하나의 비트라인 선택기(330)를 구비한다. 그리고 칼럼 디코더(320)는 도 1의 칼럼 디코더(120)와 같이 비트라인 지시 신호(BSL_idt)와 리드 버트스 신호(RD_BL) 및 리드 종료 신호(RD_fin)를 출력하고 입출력 선택 신호(IOSL1, IOSL2)를 추가로 출력한다. 도 9의 반도체 메모리 장치는 2개의 메모리 셀 어레이(311, 312)가 비트라인 선택신호(BSL0 ~ BSLn)를 공유해서 사용하도록 구성된다.
또한 칼럼 디코더(320)가 비트라인 선택기(330)로 입출력 신호(IOSL1, IOSL2)를 출력하여, 비트라인 선택기(330)가 복수개의 공유 센스 앰프부(341, 342) 중 하나의 공유 센스 앰프부를 활성화하도록 할 수 있다.
도 9의 반도체 메모리 장치는 하나의 비트라인 선택기(330)를 사용하므로 도 1 및 도 8의 반도체 메모리 장치에 비하여 비트라인 선택기(330)의 배치가 상대적으로 자유롭다. 따라서 비트라인 선택기(330)를 접합 영역(conjunction area)에 배치하여 반도체 메모리 장치의 크기에 부담을 주지 않을 수 있다. 그러나 도 1 및 도 8의 비트라인 선택기(330) 또한 센스 앰프 영역 또는 접합 영역에 배치할 수도 있다.
본 발명에서는 비트라인 선택기가 모두 비트라인 선택 신호(BSL)를 순차적으로 활성화하는 것으로 설명하였으나, 비트라인 선택기의 구성에 따라 활성화하는 순서는 자유롭게 조절될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 일 실시예를 나타내는 도면이다.
도 2는 도 1의 비트라인 선택기의 일 실시예를 나타내는 도면이다.
도 3은 도 1의 공유 센스 앰프부의 일 실시예를 나타내는 도면이다.
도 4는 도 2 및 도 3의 비트라인 선택기와 공유 센스 앰프부의 동작을 설명하기 위한 도면이다.
도 5는 도 1의 비트라인 선택기의 다른 실시예를 나타내는 도면이다.
도 6은 도 1의 공유 센스 앰프부의 다른 실시예를 나타내는 도면이다.
도 7은 도 5 및 도 6의 비트라인 선택기와 공유 센스 앰프부의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 다른 실시예를 나타내는 도면이다.
도 9는 본 발명의 반도체 메모리 장치의 또 다른 실시예를 나타내는 도면이다.

Claims (10)

  1. 복수개의 워드라인과 n개(n은 2k 인 자연수)의 비트라인 사이에 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 셀 어레이;
    칼럼 어드레스에 응답하여 k비트의 비트라인 선택 지시 신호를 출력하는 칼럼 디코더;
    상기 비트라인 선택 지시 신호에 응답하여 n개의 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하여 활성화하여 출력하는 적어도 하나의 비트라인 선택기;
    일단이 상기 n개의 비트라인에 연결되고, 타단이 i개(i는 1보다 크고 n보다 작은 자연수)의 센싱 라인에 순차적으로 순환 연결되며, 상기 n개의 비트라인 선택 신호에 응답하여 활성화되는 n개의 스위치를 구비하는 적어도 하나의 스위치부;
    상기 i개의 센싱 라인을 통해 인가되는 데이터를 감지 증폭하는 i개의 센스 앰프를 구비하는 적어도 하나의 공유 센스 앰프부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 칼럼 디코더는 버스트 길이 신호를 추가로 인가받아 상기 버스트 길이 신호에 대응하는 횟수만큼 클럭킹하는 리드 버스트 신호와 상기 리드 버스트 신호의 클럭킹 이후 활성화되는 리드 종료 신호를 추가로 더 출력하 고,
    상기 비트라인 선택기는 상기 선택된 비트라인 선택 신호부터 상기 리드 버스트 신호의 클럭킹 횟수에 대응하는 개수의 비트라인 선택 신호를 순차적으로 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 비트라인 선택기는
    상기 비트라인 선택 지시 신호를 디코딩하여 n비트의 코딩 신호를 발생하는 디코더;
    상기 n비트의 코딩 신호에 응답하여 n개의 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호에 응답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 비트라인 선택 신호를 활성화하여 출력하는 비트라인 선택 신호 출력부; 및
    n개의 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 i개의 센스 앰프 인에이블 신호를 출력하는 센스 앰프 인에이블 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 비트라인 선택 신호 출력부는
    순환 연결된 n개의 래치부를 구비하고, 상기 n개의 래치부는 각각 상기 n비트의 코딩 신호 중 대응하는 1 비트와 이전단의 상기 래치부에서 출력되는 상기 비트라인 선택 신호에 응답하여 각각 상기 비트 라인 선택 신호를 출력하고,
    상기 n개의 래치부 각각은
    상기 n비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 논리합 게이트; 및
    상기 리드 버스트 신호의 상승 및 하강 에지에 응답하여 상기 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 듀얼 에지 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 공유 센스 앰프부는
    i개의 센스 앰프 인에이블 신호 중 대응하는 상기 센스 앰프 인에이블 신호에 응답하여 활성화되어 상기 센싱 라인을 통해 인가되는 데이터를 감지 증폭하여 출력하는 i개의 센스 앰프를 구비하는 앰프부; 및
    상기 센스 앰프 인에이블 신호에 응답하여 상기 i개의 센스 앰프에서 출력되는 신호들 중 하나를 선택하여 입출력 라인으로 전송하는 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 비트라인 선택기는
    상기 비트라인 선택 지시 신호를 디코딩하여 m비트(m은 n/2)의 코딩 신호를 발생하는 디코더;
    상기 m비트의 코딩 신호에 응답하여 m개의 홀수번째 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호의 상승 에지에 응 답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 홀수번째 비트라인 선택 신호를 활성화하여 출력하는 m개의 종속 연결된 제1 래치부를 구비하는 제1 비트라인 선택 신호 출력부;
    상기 m비트의 코딩 신호에 응답하여 m개의 짝수번째 비트라인 선택 신호 중 하나의 비트라인 선택 신호를 선택하고, 상기 리드 버스트 신호의 하강 에지에 응답하여 상기 선택된 비트라인 선택 신호부터 순차적으로 소정 개수의 짝수번째 비트라인 선택 신호를 활성화하여 출력하는 m개의 종속 연결된 제2 래치부를 구비하는 제2 비트라인 선택 신호 출력부;
    상기 제1 비트라인 선택 신호 출력부에서 출력되는 m개의 홀수번째 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 j(j=i/2)개의 제1 센스 앰프 인에이블 신호를 출력하는 제1 센스 앰프 인에이블 신호 출력부; 및
    상기 제2 비트라인 선택 신호 출력부에서 출력되는 m개의 짝수번째 비트라인 선택 신호 중 대응하는 비트라인 선택 신호에 응답하여 대응하는 센스 앰프를 활성화하는 j개의 제2 센스 앰프 인에이블 신호를 출력하는 제2 센스 앰프 인에이블 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 및 제2 비트라인 선택 신호 출력부 각각은
    순환 연결된 m개의 래치부를 구비하고, 상기 m개의 래치부는 각각 상기 m비트의 코딩 신호 중 대응하는 1 비트와 이전단에서 출력되는 비트라인 선택 신호에 응답하여 각각 비트 라인 선택 신호를 출력하고,
    상기 제1 비트 라인 선택 신호 출력부의 상기 m개의 래치부 각각은
    상기 m비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 제1 논리합 게이트; 및
    상기 리드 버스트 신호의 상승 에지에 응답하여 상기 제1 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 상승 에지 플립플롭을 구비하고,
    상기 제2 비트 라인 선택 신호 출력부의 상기 m개의 래치부 각각은
    상기 m비트의 코딩 신호 중 대응하는 1비트와 이전단의 상기 래치부에서 출력되는 비트라인 선택 신호를 논리합하여 출력하는 제2 논리합 게이트; 및
    상기 리드 버스트 신호의 하강 에지에 응답하여 상기 제2 논리합 게이트의 출력 신호를 래치하여 출력하고, 상기 리드 종료 신호에 응답하여 리셋되는 하강 에지 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 공유 센스 앰프부는
    각각 j개의 제1 및 제2 센스 앰프 인에이블 신호 중 대응하는 상기 센스 앰프 인에이블 신호에 응답하여 활성화되어 상기 센싱 라인을 통해 인가되는 데이터를 감지 증폭하여 출력하는 i개의 센스 앰프를 구비하는 앰프부; 및
    상기 제1 및 제2 센스 앰프 인에이블 신호에 응답하여 상기 i개의 센스 앰프에서 출력되는 신호들 중 하나를 선택하여 입출력 라인으로 전송하는 먹스를 구비 하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이가 복수개이면, 상기 메모리 셀 어레이와 동일한 개수의 스위치부와 공유 센스 앰프부 및 비트라인 선택기를 구비하고,
    상기 칼럼 디코더는 상기 복수개의 공유 센스 앰프부의 출력 중 하나를 선택하여 입출력라인으로 전송하기 위한 입출력 선택 신호를 추가로 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이가 복수개이면, 상기 메모리 셀 어레이와 동일한 개수의 스위치부와 공유 센스 앰프부를 구비하고,
    상기 복수개의 스위치부 각각의 n개의 스위치는 하나의 비트라인 선택기에서 인가되는 상기 n개의 비트라인 선택 신호를 공통으로 인가받아 활성화되며,
    상기 칼럼 디코더는 상기 복수개의 공유 센스 앰프부의 출력 중 하나를 선택하여 입출력라인으로 전송하기 위한 입출력 선택 신호를 추가로 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020080111797A 2008-11-11 2008-11-11 센스 앰프를 공유하는 반도체 메모리 장치 KR101398635B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080111797A KR101398635B1 (ko) 2008-11-11 2008-11-11 센스 앰프를 공유하는 반도체 메모리 장치
US12/591,176 US8023337B2 (en) 2008-11-11 2009-11-12 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080111797A KR101398635B1 (ko) 2008-11-11 2008-11-11 센스 앰프를 공유하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100052907A KR20100052907A (ko) 2010-05-20
KR101398635B1 true KR101398635B1 (ko) 2014-05-22

Family

ID=42165082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080111797A KR101398635B1 (ko) 2008-11-11 2008-11-11 센스 앰프를 공유하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US8023337B2 (ko)
KR (1) KR101398635B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110131721A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
US8958256B2 (en) 2012-04-10 2015-02-17 Micron Technology, Inc. Apparatuses and methods for improved memory operation times
CN105374393A (zh) * 2014-07-18 2016-03-02 北京兆易创新科技股份有限公司 一种存储器和读取存储器存储单元的方法
US11152060B2 (en) * 2019-06-21 2021-10-19 Intel Corporation Multi-bit read-only memory device
US11501815B2 (en) 2021-02-09 2022-11-15 Micron Technology, Inc. Sensing scheme for a memory with shared sense components
CN115425961B (zh) * 2022-11-04 2023-03-10 西安水木芯邦半导体设计有限公司 一种高压模拟开关阵列电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711067B1 (en) 2002-05-08 2004-03-23 Virage Logic Corporation System and method for bit line sharing
US6785179B1 (en) 2003-06-19 2004-08-31 Arm Limited Charge sharing between bit lines within a memory circuit to increase recharge speed

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3112021B2 (ja) 1990-07-09 2000-11-27 株式会社日立製作所 半導体メモリ
JPH05189975A (ja) 1992-01-16 1993-07-30 Mitsubishi Electric Corp ランダムアクセスメモリ
JP3581244B2 (ja) 1997-12-05 2004-10-27 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのアクセス方法
DE10148535A1 (de) 2001-10-01 2003-04-10 Daimler Chrysler Ag Verfahren zur Erfassung der Lenkbereitschaft eines Fahrers
KR101255163B1 (ko) 2006-12-22 2013-04-22 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법
US7675771B2 (en) 2006-11-24 2010-03-09 Samsung Electronics Co., Ltd. Capacitor-less DRAM circuit and method of operating the same
KR101308046B1 (ko) 2006-12-22 2013-09-26 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법
DE102007057097A1 (de) 2006-11-24 2008-06-12 Samsung Electronics Co., Ltd., Suwon Integrierte Halbleiterschaltung und zugehörige Verfahren zum Betreiben und zur Leseverstärkung
KR101295775B1 (ko) 2006-11-24 2013-08-20 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711067B1 (en) 2002-05-08 2004-03-23 Virage Logic Corporation System and method for bit line sharing
US6785179B1 (en) 2003-06-19 2004-08-31 Arm Limited Charge sharing between bit lines within a memory circuit to increase recharge speed

Also Published As

Publication number Publication date
US20100118616A1 (en) 2010-05-13
US8023337B2 (en) 2011-09-20
KR20100052907A (ko) 2010-05-20

Similar Documents

Publication Publication Date Title
KR101398635B1 (ko) 센스 앰프를 공유하는 반도체 메모리 장치
KR100306966B1 (ko) 동기형버스트반도체메모리장치
KR100660553B1 (ko) 데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시메모리 장치
US20080225606A1 (en) Data output circuit and method in ddr synchronous semiconductor device
KR20080104184A (ko) 모드-선택 프리페치 및 클록-코어 타이밍 기능을 갖는 메모리장치
US7230862B2 (en) Semiconductor memory devices and methods of delaying data sampling signal
US10283186B2 (en) Data alignment circuit of a semiconductor memory device, a semiconductor memory device and a method of aligning data in a semiconductor memory device
JP2001118382A (ja) 半導体記憶装置
KR20100112110A (ko) 완화된 타이밍 제약을 갖는 ｎａｎｄ 플래시 메모리 액세스
US20150155013A1 (en) Semiconductor memory apparatus
KR20060114524A (ko) 메모리 장치의 구조
KR20020058931A (ko) 동기식메모리장치의 데이터 입출력 가변제어장치 및 방법
JP4255273B2 (ja) 半導体記憶装置
WO2002019129A3 (en) Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner
US7209393B2 (en) Semiconductor memory device and method for multiplexing write data thereof
US10714161B2 (en) Semiconductor device
US7191295B2 (en) Sensing word groups in a memory
KR100505598B1 (ko) 반도체 메모리 장치
JP4486920B2 (ja) 高速ワードラインスイッチを有するメモリ素子
TWI288413B (en) Semiconductor memory device capable of accessing data in continuous burst mode regardless of location of accessed data
KR20040072224A (ko) 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치
JP2004152476A (ja) テスト性能が改善された半導体メモリ装置
KR100427722B1 (ko) 반도체 메모리 장치
US20040123177A1 (en) Data transfer system capable of transferring data at high transfer speed
EP1420409B1 (en) Data output circuit and method in ddr synchronous semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee