JP4486920B2 - 高速ワードラインスイッチを有するメモリ素子 - Google Patents

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Description

本発明は、ビットラインおよびワードラインに配列されたセル配列を具備するメモリ素子に関し、特に、ワードライン間の高速切り替えを提供するメモリ素子に関する。
図1は、典型的なメモリ素子10を表わす図である。メモリ素子10は、セル5AA、5BB、5BA等の配列を具備する。各セルはデータ1ビットを記憶するために用いられる。配列におけるセルの各行は、ワードライン8A、8B等によって連結されており、一方、配列におけるセルの各列は、ビットライン12A、12B、12C等によって連結されている。従って、与えられたどのセルも適切なワードライン8およびビットライン12の組み合わせによってユニークに特定することが可能である。例えば、図1に示すように、セル5EFは、ワードライン8Eおよびビットライン12Fの組み合わせによってアクセスすることが可能である。X−デコーダ35(行デコーダとしても参照される)はワードライン8を選択するために用いられ、一方、Y−デコーダ25(列デコーダとしても参照される)はビットライン12を選択するために用いられ、両者はメモリ動作の特定されたアドレスに依存する。
さらに、前記メモリ素子10は、各ビットラインに接続されたセンスアンプ20を含む。センスアンプは、選択されたワードライン8およびビットライン12に従って、所望のメモリセル5からデータを読み出し、または、所望のメモリセル5へデータを書き込むために用いられる。センスアンプ20は図1において単一ブロックとして表わされているが、ビットラインごとに個別のセンスアンプとして実現することも可能であることに留意すべきである。
図1のメモリ素子10は、8×8セルの記憶配列を具備するが、大多数の市販のメモリ素子は、はるかに多数のセルを含むと考えられる。さらに、配列におけるセルの行数は、多くの場合、列数と異なる。
メモリ素子10内の個々のメモリセル5の実装は、メモリ素子の個別の種類に依存する。例えば、スタティックランダムアクセスメモリ(SRAM)において、各メモリセル5は一組のクロスカップル型インバータを具備することが可能である。ダイナミックランダムアクセスメモリ(DRAM)において、各セルは単一アクセストランジスタおよび記憶コンデンサを具備することが可能である。リードオンリメモリ(ROM)および不揮発メモリ(例えば、フラッシュメモリ)のようなメモリ素子の他の構成がこの技術分野において知られており、かつ対応するメモリセル5の構成を有する。類似のアーキテクチャは潜在的に有機ポリマーのような他の材料が用いられる可能性もあるが、メモリ素子10は一般に半導体で作られる。
メモリ素子10のためのメモリアクセス動作は、アクセスを望むセル5に対応するワードライン8およびビットライン12をアサートすることを含む。所望のセルへのメモリ動作が終了すると、ワードラインおよびビットラインはデアサートされる。ワードライン8およびビットライン12のアサートおよびデアサートの正確なタイミングはメモリセル5の種類に依存し、かつ同時に発生しない可能性もあることに留意すべきである。例えば、セルのワードラインは対応するビットラインより先にアサートされる可能性がある。一旦、第1セルのメモリ動作が終了するとともにワードラインおよびビットラインがデアサートされると、今度は、第2メモリセルのために適切な異なるワードラインおよびビットラインをアサートすることによって第2メモリセルをアクセスすることが可能である。
前記X−デコーダ35は前記ワードライン8をアサートおよびデアサートするために用いられ、かつ前記Y−デコーダ25は前記ビットライン12をアサートおよびデアサートするために用いられる。しかし、配列を通して伝播するワードラインのアサーションのためにかなりの時間を要する可能性がある。例えば、X−デコーダ35がワードライン8Fをアサートすると、ワードライン先頭における(すなわち、セル5FAのようなX−デコーダ35に相対的に近い)セルがワードライン末尾における(すなわち、セル5FHのようなX−デコーダ35から相対的に遠い)セルより速やかにターンオンされる。ワードライン8のデアサートに関して同様な伝播遅延が存在する。従って、ワードライン8を通過して、ワードライン先頭におけるビットライン12からワードライン末尾におけるビットラインへの、タイミングにおける歪みが存在する。
2つのたいへん重要なメモリ素子の動作特性は、その記憶容量およびその動作速度である。メモリ素子の速度の1つの限界は、1つのワードラインからもう1つのワードラインへの切り換えに要する時間、すなわち、第1メモリセルのためのワードラインをデアサートし、そして第2メモリセルのためのワードラインをアサートするために要する時間である。例えば、SRAMにおいて、書き込み動作のタイミングはこのワードライン遅延によって支配されている。
ワードライン遅延の主な構成要素は、ワードラインの長さに沿った伝播時間または歪みである。従って、ワードライン遅延を減少させる1つの方法は、メモリ素子配列における列(ビットライン)の数を制限することである。これはワードラインに存在するセルが少ないほど、ワードライン切り換えが速く終了するからである。しかし、セル数を減少させることよってワードラインの長さを制限することは、前記メモリ素子10の容量を制限する。
いくつかのメモリ素子は、記憶素子において複数の配列を設けることによってワードライン遅延の問題に取り組むことを試みてきた。そのような素子は、記憶素子に特別な次元を追加し、与えられたどのセルも(図1の素子10に関するビットおよびワードによってのみというよりむしろ)ビット、ワード、および配列の組み合わせによって特定されるものとして考えることが可能である。そしてこれは、メモリアクセス速度を維持して、メモリ素子がワードラインの長さを増加させることなく容量を増加させることを可能とする。しかし、この方法において複数の配列を設けることは、図1に示す簡単な配列と比較してメモリ素子のコストと複雑さとを著しく増加させる。
米国特許出願公開第2003/0210583号明細書には、ただ1つの列デコーダに結合された複数の行デコーダが設けられたハイブリッドメモリアレイが記載されている。複数の行デコーダの使用はより短いワードラインの使用を可能とする。すなわち、各メモリセルはそれぞれのワードライン(セグメント)の先頭に相対的に近い。この手法は、ただ1つの列デコーダが存在し、複数の個別のメモリ配列を設けるより簡単であると考えることが可能であるが、アーキテクチャは図1に示す簡単な配列より再び複雑かつ高コストとなる。
米国特許出願公開第2004/0003195号明細書には、小容量高速ランダムアクセスメモリおよび大容量低速ランダムアクセスメモリが設けられたメモリ素子が記載されている。1つまたは2つ以上の全ワード(例えばメモリページ)に対応するデータブロックがそのような素子に記憶されると仮定する。データの比較的小さい第1部分が小容量高速メモリ配列に記憶され、一方、残りの(より大きい)部分が大容量低速メモリ配列に記憶される。このデータが読み出されるとき、両方のメモリ配列は同時にアクセスされる。データの第1部分は、高速小容量メモリから高速に、かつデータのこの第1部分が読み出される時までに入手可能であり、データの残りの部分は大容量低速素子から入手可能である。そのような手法はワードライン遅延を補償するために役立つ可能性があるが、2つの異なるメモリ配列の使用は、図1に示す簡単な配列と比較して再び素子のコストおよび複雑さを増加させる。
図2および図3は、上述したようなワードライン切り換えの歪んだタイミングから発生する可能性がある問題を表わす。特に、ワードライン間の切り換えが、ワードラインアサーションまたはデアサーション信号がワードライン全長を伝播するための時間を十分に許容するとは限らないときに問題が発生する。
図2は、2つの(任意の)ワードライン8N、8Jおよび2つの(任意の)ビットライン12K、12Yとともに、結合されたメモリセル5NY、5NX、5NK、5NJ、5JY、5JX、5JK、5JJを表わす。明確のため、素子10の残りのビットライン、ワードライン、およびメモリセルは図2から省略されていることに留意すべきである。ビットライン12KとX−デコーダ35との間には比較的多数のビットラインが存在し、かつさらにビットライン12Kとビットライン12Yとの間には比較的多数のビットラインが存在すると仮定する。従って、X−デコーダ35からのワードライン信号とビットライン12Kにおけるワードライン信号との間にはかなりのタイミングの歪みが存在し、かつさらにビットライン12Kにおけるワードライン信号とビットライン12Yにおけるワードライン信号との間にはかなりのタイミングの歪みが存在する可能性がある。
前記素子10は、メモリセル5NYへのアクセスを終了したばかりで、今、メモリセル5JKをアクセスしたいと仮定する。これはワードライン8Nをデアサートし、かつワードライン8Jをアサートすることを含む。図3は、S1、S2、S3、S4、S5と示された点線矢印によって表わされているように、一旦、ワードライン8Jがアサートされたときのセル5JKのための検知経路を表わす。前にアクセスされたセル5NYにおいてワードライン8Nが十分にデアサートされる前にセル5JKがアクセスされると、図3において点線矢印L1、L2、L3、L4、L5によって表わされているように、(セル5NYのための前の検知経路に対応する)漏洩経路が出現する。この漏洩は現在アクセスされているセル5JKからのまたはセル5JKへの信号と干渉しまたは信号を遮蔽する可能性がある。
従って、メモリ素子におけるワードライン切り換え遅延はメモリアクセス速度を減少させ、かつ漏洩の危険につながる可能性があると理解される。しかし、そのような問題に取り組む上述した試みは、一般にメモリ素子の複雑さおよびコストの増大を必要とした。
米国特許第6947344号明細書
従って、本発明の一実施形態は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインとを具備するメモリ素子を提供する。前記メモリ素子は、さらに、前記複数のワードラインに接続された行デコーダを具備する。前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能である。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有する。前記メモリ素子は、さらに、各々が前記記憶セルの配列における列に対応する複数のビットラインを具備する。前記メモリ素子は、前記配列の行内の複数の記憶セルにアクセスするための列デコードシーケンスをサポートし、前記行はワードラインに対応する。本発明の1つの特有な実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分またはその付近において開始も終了もする。本発明のもう1つの特有な実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分から遠ざかる方向において開始し、かつ前記ワードラインの前記先頭部分に向かう方向において終了する。そのようなデコードシーケンスは、ワードライン切り換え時間を減少させるために役立ち、かつ特に、ワードラインのアサーションおよび/またはデアサーション信号が関連するワードラインに沿って十分に伝播する前に、記憶セルをアクセスすることが可能となる。
1つの特有な実施形態において、前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分を有する。前記行デコーダは、第1ワードラインが前記第1ワードラインの前記末尾部分においてデアサートされる前に第2ワードラインをアサートすることによって、前記第1ワードラインから前記第2ワードラインにワードライン切り換えを行う。これは、より高速なワードライン切り換え、従ってより高速なメモリアクセス動作を提供するために役立つ。1つの特有な実施形態において、より高速なワードライン切り換えは、前記第1ワードラインの前記末尾部分がデアサートされる前に、前記第2ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために列デコードシーケンスを活性化することによって達成される。前記第2ワードラインの前記先頭部分またはその付近における前記記憶セルは、前記第2ワードラインの前記末尾部分がアサートされる前にアクセスされることも可能である。
1つの特有な実施形態において、前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第1交互メモリセルと、前記ワードラインの先頭に向かって移動する第2交互メモリセルとを選択することを含む。前記第1交互メモリセルおよび前記第2交互メモリセルは前記ワードラインの全体を構成するように交互配置される。この技術分野の当業者に明らかなように、広範囲な他のデコードシーケンスを用いることも可能である。例えば、デコードシーケンスは、交互に並ぶ個々のメモリセルよりむしろ交互に並ぶメモリセルの組に基づくことが可能である。
いくつかの状況において、前記複数の記憶セルは行またはワードラインの一部のみに対応する。そのような状況において、前記列デコードシーケンスは一般に第1セルにおいて開始され、かつ第2セルにおいて終了され、前記第1および第2セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在することにも留意すべきである。これも、ワードラインの一部のみがアクセスされる場合であっても、ワードライン切り換えのタイミングを減少させるために役立つ。
1つの特有な実施形態において、前記複数のビットラインに接続された列デコーダをさらに具備する。前記列デコードシーケンスは前記列デコーダによって実現される。この列デコーダは、ワードにおけるメモリセルの論理的な(ビットの)順序とデコードシーケンスとの間において写像するための適切なバッファリングを含むことも可能である。これは、メモリ素子内で採用される特定のデコードシーケンスが、メモリ素子と相互作用することが可能な(プロセッサのような)他の素子に透過的であることを確実にする。
前記メモリ素子は、フラッシュメモリのような不揮発性メモリ、ダイナミックランダムアクセスメモリ(DRAM)、またはスタティックランダムアクセスメモリ(SRAM)、リードオンリメモリ(ROM)等のような他の同様なメモリ素子とすることが可能である。
本発明のもう1つの実施形態は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダとを具備するメモリ素子を提供する。前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能である。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分と、(前記ワードラインが前記行デコーダに接続された位置から離れ、)前記先頭部分とは反対側に末尾部分とを有する。前記行デコーダは、第1ワードラインが前記第1ワードラインの前記末尾部分においてデアサートされる前に第2ワードラインをアサートすることによって、前記第1ワードラインから前記第2ワードラインにワードライン切り換えを行う。
1つの特有な実施形態において、列デコードシーケンスは、前記第1ワードラインが前記第1ワードラインの前記末尾部分においてデアサートされる前に、前記第2ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために活性化される。すなわち、前記第2ワードラインにおける少なくとも1つの記憶セルは、前記第1ワードラインがその末尾において十分にオフされ、および/または、前記第2ワードラインがその末尾において十分にオンされる前にアクセスすることが可能である。これは、ワードラインのデアサーション信号が前記第1ワードラインに沿って十分に伝播すること、および/または、ワードラインのアサーション信号が前記第2ワードラインに沿って十分に伝播することを待つことなく、前記第2ワードラインにおけるメモリセルへのアクセスを開始することによって、より高速なワードライン切り換えを提供するために役立つ。
本発明のもう1つの実施形態は、メモリ素子を動作させる方法を提供する。この方法は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダとを設けるステップを有する。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分と、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分とを有する。この方法は、さらに、第2ワードラインをアサートするとともに第1ワードラインをデアサートすることによって前記第1ワードラインから前記第2ワードラインにワードライン切り換えを行うステップを有する。前記ワードライン切り換えは、ワードライン切り換え遅延の最小化に役立つために、前記第1ワードラインの前記末尾部分が十分にオフされる前に、前記第2ワードラインの前記先頭部分が十分にオンされるようなタイミングで行われる。1つの特有な実施形態において、列デコードシーケンスは、前記第1ワードラインが前記第1ワードラインの前記末尾部分が十分にオフされる前に、前記第2ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために活性化される。
本発明のもう1つの実施形態は、メモリ素子を動作させる方法を提供する。この方法は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、複数のビットラインと、前記複数のワードラインに接続された行デコーダとを設けるステップを有する。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、各々のビットラインは前記記憶セルの配列における列に対応する。この方法は、さらに、列デコードシーケンスに従って前記配列の行内の前記複数の記憶セルにアクセスするステップを有し、前記行はワードラインに対応する。1つの実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分またはその付近において開始も終了もする。もう1つの実施形態において、前記列デコードシーケンスは、前記ワードラインの前記先頭部分から遠ざかる方向において開始し、かつ前記ワードラインの前記先頭部分に向かう方向において終了する。
本発明の方法の実施形態は、装置の実施形態に関して上述したように利用することが可能であるとともに、同様な特有の特徴から利益を得ることが可能である。
ここで、本発明の1つまたは2つ以上の実施形態について、添付図面を参照して単に例として詳細に説明する。
図4は、本発明の一実施形態によるメモリ素子100を表わす図である。(明確のため、図4はいくつかのワードラインおよびいくつかのセルを省略していることに留意すべきである。)メモリ素子100の構成要素は、Y−デコーダ25Aが(図1のY−デコーダ25と比較して)ワードのための新たなデコードシーケンスを課するように修正されている以外は、図1に関して説明したように概してメモリ素子10の構成要素と同様である。デコードシーケンスは、通常、ワード(すなわち、すべての部分を含むワード)におけるそれぞれのセル(ビット)の読み出しまたは書き込みのために同一のワードライン8内の異なるセル5がアクセスされる順序を表わす。さらに、X−デコーダ35A内のワードライン切り換えのタイミングは、(図1のX−デコーダ35と比較して)以下でより詳細に説明するように、異なる可能性がある。
図4には、まずワードライン8E、次にワードライン8Aに関する新たなデコードシーケンスが表わされている。関係するワードライン内の各メモリセル5は、Y−デコーダ25Aの中にエンコードされたデコードシーケンスに従ってアクセスされる。アクセスされる第1ワードラインであるワードライン8Eについて、デコードシーケンスはセル5EBで開始し、そしてセル5ED、セル5EF、セル5EH、セル5EG、セル5EE、セル5ECへ進み、そしてセル5EAで終了する。このデコードシーケンスは、図4においてM1と示された矢印の集合によって図式的にも示されている。
今、ワードライン8Eからワードライン8Aへと切り換えを行い、同一のデコードシーケンスが実行されると仮定する。従って、ワードライン8Aのセルは、セル5AB、セル5AD、セル5AF、セル5AH、セル5AG、セル5AE、セル5AC、およびセル5AAの順序でアクセスされる。このデコードシーケンスは、図4においてM2と示された矢印の集合に対応する。
図4に示すデコードシーケンスM1、M2の両方は、関係するワードライン8の先頭付近、すなわち、X−デコーダ35Aからゼロ本または比較的少ない本数のビットラインだけ離れたビットラインにおいて開始も終了もすると理解される。従って、デコードシーケンスが開始も終了もするセルに関するワードラインの歪みまたは伝播遅延は、(セル5EHのようなワードライン末尾における遅延と比較して)比較的小さい。
図5は図4に示すデコードシーケンスを用いることの1つの効果を表わす。図5における全体のアーキテクチャは図2および図3において表わされたものと同様であり、かつ再びメモリ動作はまずセル5NYにアクセスし、続いてセル5JKにアクセスすると仮定する。しかし、図5に示すように、ここではセル5NYおよびセル5JKの両方はそれぞれワードライン8N、8Jの先頭またはその付近に存在し、かつセル5NYはワードライン8Nのためのデコードシーケンスの終点を表わすと仮定する。従って、ワードライン切り換えがワードライン8Nからワードライン8Jへと実行されたとき、セル5NYがアクセスされた後、セル5NYはワードライン8Nの先頭付近に存在しX−デコーダ35Aに近いので、(セル5NYに対応する)ワードライン8Nのビットライン12Yにおけるデアサーションが比較的速く発生する。その結果、ワードライン8Nの末尾における状態がワードライン8Nを通過するタイミングの歪みのためにより不確かである可能性があっても、ワードライン8N上の直近に(most recently)アクセスされたセル(すなわち、セル5NY)の付近においてワードライン8Nが十分にオフされる確実性をもって、ワードライン8Nがデアサートされてからより短い時間の後、ワードライン8Jをワード切り換えのためにアサートすることが可能である。
特定のデコードシーケンスに従って、ここではセル5JKがワードライン8Jにおいてアクセスされる最初のセルであると仮定する。セル5JKはワードライン8Jの先頭付近に存在するので、ワードライン8Jのアサーションは、ワードライン8Jの末尾に位置するセルと比較してセル5JKに関して比較的速く発生する。従って、ワードライン8Jは図5に示すようにセル5JKの付近において早い段階に十分にオンされ、それによってワードライン切り換えに続くセル5JKへの高速なアクセスが可能となる。これはワードライン8Jのアサートとそしてビットライン12Kのアサートとの間の遅延を最小化することに役立つ。
従って、図4および図5のデコードシーケンスおよびワードライン切り換え処理は、そのセル5JKがアクセスされたとき、前にアクセスされたワードラインであるワードライン8Nが(前にアクセスされたセルである)セル5NYの付近において十分にオフされることを意味する。逆に、ビットライン12Kが活性化されたときに、新たにアクセスされたワードラインであるワードライン8Jはセル5JKの付近において十分にオンされる。従って、点線矢印S1、S2、S3、S4、S5によって示されたセル5JKからの検知信号と干渉するセル5NYからの漏洩が存在せず、センスアンプ20への信号またはセンスアンプ20から信号のより良い識別が保証される。
図4のデコードシーケンスは、関係するワードラインの先頭またはその付近において開始も終了もする。図4の列デコードシーケンスは、概してワードライン先頭から遠ざかる方向に移動することによって開始し、かつ概してワードライン先頭へ近づく方向に移動することによって終了し、そのためデコードシーケンスの間に方向の変化を含むということも理解される。(これは、通常、一定の方向、例えばワードライン先頭から遠ざかる方向に移動する従来のデコードシーケンスと対照的である。)
図4の列デコードシーケンスは、それがX−デコーダ35A内に実装されたメモリ素子100によってワードライン切り換え時間を最小化するために役立つ。例えば、(セル5EAからセル5EHまで、またはその逆のような)単純な線形的なデコードシーケンスと比較して、図4のデコードシーケンスのためのワードライン切り換え時間は、最大でほぼ、ワードライン信号がワードラインの先頭から末尾まで進む伝播(歪み)時間だけ減少させることが可能である。これは、この手法が、次にアクセスされるセルのためのワードライン(およびビットライン)をアサートする前に、ワードラインデアサーション信号がデアサートされるワードラインの末尾まで進むのを待つ必要性を回避しているためである。これは、デアサートされるワードラインにおける直近にアクセスされたセルは(ワードラインの末尾よりむしろ)ワードラインの先頭またはその付近に存在することが分かっているためである。上記の動作、すなわち、新たなワードラインの末尾が十分にオンされる前であるが、一旦、新たなワードラインがワードラインの先頭においてオンされると、新たなワードラインのためのデコードシーケンスを開始することが可能であるという動作をサポートするために、ビットライン切り換えのタイミングは同様に制御可能であることが理解される。
図6は、本発明の一実施形態によるメモリ素子100内のデータをアクセスするための方法を表わすフローチャートである。処理は第1ワードラインをアサートすることから開始される(610)。ここで、アサートされたワードラインの先頭またはその付近のビットライン12をアサートすることによってワードラインのデコードシーケンスが開始される(620)。デコードシーケンスによって特定されるように、ある適切な順序でアサートされたワードラインの中間および末尾におけるメモリセルにアクセスすることによってデコードシーケンスが継続される(630)。そして、デコードシーケンスは、再び、アサートされたワードラインの先頭またはその付近に存在するセルにおいて終了する(640)。
デコードシーケンスが終了した後、アサートされたワードラインはここでデアサートされ(650)、かつさらにワードラインがアクセスされるか否かについて判定が行われる(660)。さらにワードラインがアクセスされるならば、ワードライン切り換えが実行され、かつ新たなワードラインがアサートされる(670)。そして、新たにアサートされたワードライン上でデコードシーケンスを実行するために動作620の処理に戻ることが可能である。上記の代わりに、動作660において新たにアクセスされるワードラインが存在しないならば、処理は終了する(699)。
図7は、図1のメモリ素子10において用いられるような周知のY−デコーダ25を表わす図である。Y−デコーダは、ビットライン制御705を用いた列デコードシーケンスを実現するためのロジック711を含む。一般に、列デコードシーケンスはビットラインの線形的な増加(またはその逆)を表わし、かつロジック711によって直ちに計算することが可能である。Y−デコーダ25はさらに、メモリ素子10から読み出されまたはメモリ素子10へ書き込まれるデータを記憶するためのバッファ710を含む。バッファ710は、センスアンプ20を介してセル5の配列と通信し、かつI/O接続706を介してメモリ素子10の外部のユーザと通信する。線形な列デコードシーケンスのために、バッファ710はシフトレジスタによって実現することが可能である。
図7Aは、本発明の一実施形態による図4のメモリ素子100において用いられるようなY−デコーダ25Aを表わす図である。Y−デコーダ25Aは、図4に示すようなより複雑な列デコードシーケンスをサポートするための変更以外は、概して図7のY−デコーダ25と同様である。特に、Y−デコーダ25Aは、ビットライン制御の実行においてロジック711Aによってアクセスされる記憶された列デコードシーケンス712を含む。記憶された列デコードシーケンス712は、ROMまたは他のどのような適切なメモリ素子にも記憶することが可能である。上記の代わりに、記憶された列デコードシーケンス712を設けるよりむしろロジック711Aは新たな列デコードシーケンスを決定するいくつかのアルゴリズムを含むことが可能である。例えば、図4に示すM1のデコードシーケンスは1、3、5、7、6、4、2、0として数値的に表現することが可能である(ビットライン12Aは0を表わし、ビットライン12Bは1を表わす、等と仮定する)。この数列は次のように特定することが可能である。
(a)位置1において開始する。
(b)2つのビットライン位置だけ増加する。
(c)位置が7より大きいならば15から引く。
そのようなアルゴリズムはロジック711Aに容易に組み込むことが可能であり、かつワードラインにおけるどのようなセルの数または所望の列デコードシーケンスにも一般化することが可能である。
また、図7Aは、Y−デコーダ25Aのより複雑な列デコードシーケンスに適合するように(図7のバッファ710と比較して)バッファ710Aを改良することも可能である。これは、列デコードシーケンスはワード内のビットの論理的な順序(最下位ビットから最上位ビットへ、またはその逆)にはもはや対応しない場合に生じる。1つの可能性は、バッファ710Aを1次元ランダムアクセスメモリとして実現することである。これは、列デコードシーケンスにおいてセル5から読み出されたデータが、ワード内の論理的な位置においてバッファ710Aに挿入されることを可能とする。例えば、図4の列デコードシーケンスのために、正しい順序で全ワードがバッファ710に書き込まれるまで、セル5EBはビット位置1に書き込まれ、セル5EDはビット位置3に書き込まれ、セル5EFはビット位置5に書き込まれる、等が行われる。そして、バッファ710からセルへの書き込みは、逆の方法で行われる。
図7Aは、図4の列デコードシーケンスに適したバッファ710Aのための変形例を表わす。これは、2つのシフトレジスタとして実現されたバッファ710Aを表わし、一方がファーストインファーストアウト(FIFO)キュー715、そして他方がラストインファーストアウト(LIFO)キュー716として動作する。(アクセス順において)セル5EB、5ED、5EF、5EHはFIFO・715に読み出され、かつセル5EG、5EE、5EC、5EAはLIFO・716に読み出される。そして、マルチプレクサ(MX)717は、ワードライン8Eからのワードの論理的な順序を回復可能とするため、LIFO・716およびFIFO・715から交互に読み出すために用いられることが可能である。
図7Aに示すY−デコーダ25Aの実現は、図式的なものに過ぎないと理解するべきである。この技術分野の当業者は、図4のデコードシーケンスをサポートするための多くの他の可能な実現を承知している。
また、図4に示すデコードシーケンスは、ワードライン8の先頭付近において開始も終了もする多くの可能なデコードシーケンスのうちの1つに過ぎないと理解するべきである。例えば、もう1つのそのようなデコードシーケンスは、ビットライン12A、ビットライン12C、ビットライン12E、ビットライン12G、ビットライン12H、ビットライン12F、ビットライン12D、そしてビットライン12Bである。もう1つの可能なデコードシーケンスは、ビットライン12A、ビットライン12D、ビットライン12G、ビットライン12H、ビットライン12F、ビットライン12E、ビットライン12C、ビットライン12Bである。この技術分野の当業者は、高速なワードライン切り換えをサポートする他の同様なデコードシーケンスを容易に作り出すことが可能である。さらに、この技術分野の当業者は、8ビットラインより多い(または少ない)ビットラインを設けたワードラインにそのようなシーケンスを容易に一般化することが可能である。
デコードシーケンスは、実行される特定のメモリアクセス動作によって必ずしもワードライン内の全てのビットにアクセスする必要はないことに留意すべきである。例えば、メモリアクセス動作は、ワードの前半のみにアクセスすることが可能であり、これは図4の実施形態において、ビットライン12A、ビットライン12C、ビットライン12Dおよび最後にビットライン12Bのデコードシーケンスによって達成することが可能である。もう1つの例として、メモリアクセス動作は、ワードの後半のみにアクセスすることが可能であり、これは図4の実施形態において、ビットライン12E、ビットライン12G、ビットライン12Hおよび最後にビットライン12Fのデコードシーケンスによって達成することが可能である。
最後に、ここで各種の特定な実施形態が詳細に記載されたが、これは単に説明として理解するべきである。この技術分野の当業者は、請求項およびその均等物の範囲内に存在する、さらに多くの可能な変形および応用に想到することが可能である。
周知のメモリ素子を表わす図である。 図1のメモリ素子の所定の構成要素をより詳細に表わす図である。 図2のメモリ素子における検知経路および漏洩経路を表わす図である。 本発明の一実施形態によるメモリ素子の一部および関連するデコードシーケンスを表わす図である。 本発明の一実施形態による図4のメモリ素子の所定の構成要素および関連する検知経路をより詳細に表わす図である。 本発明の一実施形態による図4のメモリ素子のためのメモリアクセス動作を表わすフローチャートである。 周知の列デコーダを表わす簡略図である。 本発明の一実施形態による図4のメモリ素子において用いられるような列デコーダを表わす簡略図である。
符号の説明
5 メモリセル
8 ワードライン
10、100 メモリ素子
12 ビットライン
20、706 センスアンプ
25 Y−デコーダ
35 X−デコーダ
705 ビットライン制御
706 I/O接続
710 バッファ
711、711A ロジック
712 記憶された列デコードシーケンス
715 ファーストインファーストアウトキュー
716 ラストインファーストアウトキュー
717 マルチプレクサ

Claims (15)

  1. メモリ素子であって、
    記憶セルの配列と、
    各々が前記記憶セルの配列における行に対応する複数のワードラインと、
    前記複数のワードラインに接続された行デコーダと、
    各々が前記記憶セルの配列における列に対応する複数のビットラインと、を具備し、
    前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能であり、
    前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、
    前記メモリ素子は、前記配列の行内の複数の記憶セルにアクセスするための列デコードシーケンスをサポートし、
    前記行はワードラインに対応し、
    前記列デコードシーケンスは、前記ワードラインの前記先頭部分付近において開始し、前記先頭部分から遠ざかる方向へ進み、前記先頭部分に向かう方向へ進み、前記先頭部分付近において終了するメモリ素子。
  2. 前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分を有し、
    前記行デコーダは、第1ワードラインの前記末尾部分がデアサートされる前に第2ワードラインをアサートすることによって、前記第1ワードラインから前記第2ワードラインにワードライン切り換えを行う請求項1に記載のメモリ素子。
  3. 前記列デコードシーケンスは、前記第1ワードラインの前記末尾部分がデアサートされる前に、前記第2ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために活性化される請求項2に記載のメモリ素子。
  4. 前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第1交互メモリセルと、前記ワードラインの先頭に向かって移動する第2交互メモリセルとを選択することを含み、
    前記第1交互メモリセルおよび前記第2交互メモリセルは前記ワードラインの全体を構成するように交互配置される請求項1に記載のメモリ素子。
  5. 前記複数のビットラインに接続された列デコーダをさらに具備し、
    前記列デコードシーケンスは前記列デコーダによって実現される請求項1に記載のメモリ素子。
  6. 前記行デコーダは、第1ワードラインと第2ワードラインとの間のワードライン切り換えを実行する動作が可能であり、
    前記第2ワードラインは、前記第1ワードラインが前記第1ワードラインの前記先頭部分に含まれない記憶セルにおいてデアサートされる前にアサートされ、
    前記列デコーダは、前記第2ワードラインが前記第2ワードラインの前記先頭部分に含まれない記憶セルにおいてアサートされる前に前記列デコードシーケンスを開始する動作が可能である請求項5に記載のメモリ素子。
  7. 前記複数の記憶セルは行の一部に対応し、
    前記列デコードシーケンスは第1セルにおいて開始され、かつ第2セルにおいて終了され、
    前記第1および第2セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在する請求項1に記載のメモリ素子。
  8. 前記メモリ素子は不揮発性メモリである請求項1に記載のメモリ素子。
  9. 前記メモリ素子はダイナミックランダムアクセスメモリである請求項1に記載のメモリ素子。
  10. 記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを設けるステップと、
    列デコードシーケンスに従って前記配列の行内の前記複数の記憶セルにアクセスするステップと、を有し、
    前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、
    前記行はワードラインに対応し、
    前記列デコードシーケンスは、前記ワードラインの前記先頭部分付近において開始し、前記先頭部分から遠ざかる方向へ進み、前記先頭部分に向かう方向へ進み、前記先頭部分付近において終了する、メモリ素子を動作させる方法。
  11. 前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位
    置から離れ、前記先頭部分とは反対側に末尾部分を有し、
    前記行デコーダは、第1ワードラインが前記第1ワードラインの前記末尾部分においてデアサートされる前に、第2ワードラインをアサートすることによって前記第1ワードラインから前記第2ワードラインにワードライン切り換えを行う請求項10に記載の方法。
  12. 前記列デコードシーケンスは、前記第1ワードラインの前記末尾部分がデアサートされる前に、前記第2ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために活性化される請求項11に記載の方法。
  13. 前記列デコードシーケンスは、前記第2ワードラインの前記末尾部分がアサートされる前に、前記第2ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも1つにアクセスするために活性化される請求項11に記載の方法。
  14. 前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第1交互メモリセルと、前記ワードラインの先頭に向かって移動する第2交互メモリセルとを選択することを含み、
    前記第1交互メモリセルおよび前記第2交互メモリセルは前記ワードラインの全体を構成するように交互配置される請求項11に記載の方法。
  15. 前記複数の記憶セルは行の一部に対応し、
    前記列デコードシーケンスは第1セルにおいて開始され、かつ第2セルにおいて終了され、
    前記第1および第2セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在する請求項11に記載の方法。
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