JP4486920B2 - 高速ワードラインスイッチを有するメモリ素子 - Google Patents

Description

本発明は、ビットラインおよびワードラインに配列されたセル配列を具備するメモリ素子に関し、特に、ワードライン間の高速切り替えを提供するメモリ素子に関する。

図１は、典型的なメモリ素子１０を表わす図である。メモリ素子１０は、セル５ＡＡ、５ＢＢ、５ＢＡ等の配列を具備する。各セルはデータ１ビットを記憶するために用いられる。配列におけるセルの各行は、ワードライン８Ａ、８Ｂ等によって連結されており、一方、配列におけるセルの各列は、ビットライン１２Ａ、１２Ｂ、１２Ｃ等によって連結されている。従って、与えられたどのセルも適切なワードライン８およびビットライン１２の組み合わせによってユニークに特定することが可能である。例えば、図１に示すように、セル５ＥＦは、ワードライン８Ｅおよびビットライン１２Ｆの組み合わせによってアクセスすることが可能である。Ｘ−デコーダ３５（行デコーダとしても参照される）はワードライン８を選択するために用いられ、一方、Ｙ−デコーダ２５（列デコーダとしても参照される）はビットライン１２を選択するために用いられ、両者はメモリ動作の特定されたアドレスに依存する。

さらに、前記メモリ素子１０は、各ビットラインに接続されたセンスアンプ２０を含む。センスアンプは、選択されたワードライン８およびビットライン１２に従って、所望のメモリセル５からデータを読み出し、または、所望のメモリセル５へデータを書き込むために用いられる。センスアンプ２０は図１において単一ブロックとして表わされているが、ビットラインごとに個別のセンスアンプとして実現することも可能であることに留意すべきである。

図１のメモリ素子１０は、８×８セルの記憶配列を具備するが、大多数の市販のメモリ素子は、はるかに多数のセルを含むと考えられる。さらに、配列におけるセルの行数は、多くの場合、列数と異なる。

メモリ素子１０内の個々のメモリセル５の実装は、メモリ素子の個別の種類に依存する。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）において、各メモリセル５は一組のクロスカップル型インバータを具備することが可能である。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、各セルは単一アクセストランジスタおよび記憶コンデンサを具備することが可能である。リードオンリメモリ（ＲＯＭ）および不揮発メモリ（例えば、フラッシュメモリ）のようなメモリ素子の他の構成がこの技術分野において知られており、かつ対応するメモリセル５の構成を有する。類似のアーキテクチャは潜在的に有機ポリマーのような他の材料が用いられる可能性もあるが、メモリ素子１０は一般に半導体で作られる。

メモリ素子１０のためのメモリアクセス動作は、アクセスを望むセル５に対応するワードライン８およびビットライン１２をアサートすることを含む。所望のセルへのメモリ動作が終了すると、ワードラインおよびビットラインはデアサートされる。ワードライン８およびビットライン１２のアサートおよびデアサートの正確なタイミングはメモリセル５の種類に依存し、かつ同時に発生しない可能性もあることに留意すべきである。例えば、セルのワードラインは対応するビットラインより先にアサートされる可能性がある。一旦、第１セルのメモリ動作が終了するとともにワードラインおよびビットラインがデアサートされると、今度は、第２メモリセルのために適切な異なるワードラインおよびビットラインをアサートすることによって第２メモリセルをアクセスすることが可能である。

前記Ｘ−デコーダ３５は前記ワードライン８をアサートおよびデアサートするために用いられ、かつ前記Ｙ−デコーダ２５は前記ビットライン１２をアサートおよびデアサートするために用いられる。しかし、配列を通して伝播するワードラインのアサーションのためにかなりの時間を要する可能性がある。例えば、Ｘ−デコーダ３５がワードライン８Ｆをアサートすると、ワードライン先頭における（すなわち、セル５ＦＡのようなＸ−デコーダ３５に相対的に近い）セルがワードライン末尾における（すなわち、セル５ＦＨのようなＸ−デコーダ３５から相対的に遠い）セルより速やかにターンオンされる。ワードライン８のデアサートに関して同様な伝播遅延が存在する。従って、ワードライン８を通過して、ワードライン先頭におけるビットライン１２からワードライン末尾におけるビットラインへの、タイミングにおける歪みが存在する。

２つのたいへん重要なメモリ素子の動作特性は、その記憶容量およびその動作速度である。メモリ素子の速度の１つの限界は、１つのワードラインからもう１つのワードラインへの切り換えに要する時間、すなわち、第１メモリセルのためのワードラインをデアサートし、そして第２メモリセルのためのワードラインをアサートするために要する時間である。例えば、ＳＲＡＭにおいて、書き込み動作のタイミングはこのワードライン遅延によって支配されている。

ワードライン遅延の主な構成要素は、ワードラインの長さに沿った伝播時間または歪みである。従って、ワードライン遅延を減少させる１つの方法は、メモリ素子配列における列（ビットライン）の数を制限することである。これはワードラインに存在するセルが少ないほど、ワードライン切り換えが速く終了するからである。しかし、セル数を減少させることよってワードラインの長さを制限することは、前記メモリ素子１０の容量を制限する。

いくつかのメモリ素子は、記憶素子において複数の配列を設けることによってワードライン遅延の問題に取り組むことを試みてきた。そのような素子は、記憶素子に特別な次元を追加し、与えられたどのセルも（図１の素子１０に関するビットおよびワードによってのみというよりむしろ）ビット、ワード、および配列の組み合わせによって特定されるものとして考えることが可能である。そしてこれは、メモリアクセス速度を維持して、メモリ素子がワードラインの長さを増加させることなく容量を増加させることを可能とする。しかし、この方法において複数の配列を設けることは、図１に示す簡単な配列と比較してメモリ素子のコストと複雑さとを著しく増加させる。

米国特許出願公開第２００３／０２１０５８３号明細書には、ただ１つの列デコーダに結合された複数の行デコーダが設けられたハイブリッドメモリアレイが記載されている。複数の行デコーダの使用はより短いワードラインの使用を可能とする。すなわち、各メモリセルはそれぞれのワードライン（セグメント）の先頭に相対的に近い。この手法は、ただ１つの列デコーダが存在し、複数の個別のメモリ配列を設けるより簡単であると考えることが可能であるが、アーキテクチャは図１に示す簡単な配列より再び複雑かつ高コストとなる。

米国特許出願公開第２００４／０００３１９５号明細書には、小容量高速ランダムアクセスメモリおよび大容量低速ランダムアクセスメモリが設けられたメモリ素子が記載されている。１つまたは２つ以上の全ワード（例えばメモリページ）に対応するデータブロックがそのような素子に記憶されると仮定する。データの比較的小さい第１部分が小容量高速メモリ配列に記憶され、一方、残りの（より大きい）部分が大容量低速メモリ配列に記憶される。このデータが読み出されるとき、両方のメモリ配列は同時にアクセスされる。データの第１部分は、高速小容量メモリから高速に、かつデータのこの第１部分が読み出される時までに入手可能であり、データの残りの部分は大容量低速素子から入手可能である。そのような手法はワードライン遅延を補償するために役立つ可能性があるが、２つの異なるメモリ配列の使用は、図１に示す簡単な配列と比較して再び素子のコストおよび複雑さを増加させる。

図２および図３は、上述したようなワードライン切り換えの歪んだタイミングから発生する可能性がある問題を表わす。特に、ワードライン間の切り換えが、ワードラインアサーションまたはデアサーション信号がワードライン全長を伝播するための時間を十分に許容するとは限らないときに問題が発生する。

図２は、２つの（任意の）ワードライン８Ｎ、８Ｊおよび２つの（任意の）ビットライン１２Ｋ、１２Ｙとともに、結合されたメモリセル５ＮＹ、５ＮＸ、５ＮＫ、５ＮＪ、５ＪＹ、５ＪＸ、５ＪＫ、５ＪＪを表わす。明確のため、素子１０の残りのビットライン、ワードライン、およびメモリセルは図２から省略されていることに留意すべきである。ビットライン１２ＫとＸ−デコーダ３５との間には比較的多数のビットラインが存在し、かつさらにビットライン１２Ｋとビットライン１２Ｙとの間には比較的多数のビットラインが存在すると仮定する。従って、Ｘ−デコーダ３５からのワードライン信号とビットライン１２Ｋにおけるワードライン信号との間にはかなりのタイミングの歪みが存在し、かつさらにビットライン１２Ｋにおけるワードライン信号とビットライン１２Ｙにおけるワードライン信号との間にはかなりのタイミングの歪みが存在する可能性がある。

前記素子１０は、メモリセル５ＮＹへのアクセスを終了したばかりで、今、メモリセル５ＪＫをアクセスしたいと仮定する。これはワードライン８Ｎをデアサートし、かつワードライン８Ｊをアサートすることを含む。図３は、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５と示された点線矢印によって表わされているように、一旦、ワードライン８Ｊがアサートされたときのセル５ＪＫのための検知経路を表わす。前にアクセスされたセル５ＮＹにおいてワードライン８Ｎが十分にデアサートされる前にセル５ＪＫがアクセスされると、図３において点線矢印Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５によって表わされているように、（セル５ＮＹのための前の検知経路に対応する）漏洩経路が出現する。この漏洩は現在アクセスされているセル５ＪＫからのまたはセル５ＪＫへの信号と干渉しまたは信号を遮蔽する可能性がある。

従って、メモリ素子におけるワードライン切り換え遅延はメモリアクセス速度を減少させ、かつ漏洩の危険につながる可能性があると理解される。しかし、そのような問題に取り組む上述した試みは、一般にメモリ素子の複雑さおよびコストの増大を必要とした。
米国特許第６９４７３４４号明細書

従って、本発明の一実施形態は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインとを具備するメモリ素子を提供する。前記メモリ素子は、さらに、前記複数のワードラインに接続された行デコーダを具備する。前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能である。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有する。前記メモリ素子は、さらに、各々が前記記憶セルの配列における列に対応する複数のビットラインを具備する。前記メモリ素子は、前記配列の行内の複数の記憶セルにアクセスするための列デコードシーケンスをサポートし、前記行はワードラインに対応する。本発明の１つの特有な実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分またはその付近において開始も終了もする。本発明のもう１つの特有な実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分から遠ざかる方向において開始し、かつ前記ワードラインの前記先頭部分に向かう方向において終了する。そのようなデコードシーケンスは、ワードライン切り換え時間を減少させるために役立ち、かつ特に、ワードラインのアサーションおよび／またはデアサーション信号が関連するワードラインに沿って十分に伝播する前に、記憶セルをアクセスすることが可能となる。

１つの特有な実施形態において、前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分を有する。前記行デコーダは、第１ワードラインが前記第１ワードラインの前記末尾部分においてデアサートされる前に第２ワードラインをアサートすることによって、前記第１ワードラインから前記第２ワードラインにワードライン切り換えを行う。これは、より高速なワードライン切り換え、従ってより高速なメモリアクセス動作を提供するために役立つ。１つの特有な実施形態において、より高速なワードライン切り換えは、前記第１ワードラインの前記末尾部分がデアサートされる前に、前記第２ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために列デコードシーケンスを活性化することによって達成される。前記第２ワードラインの前記先頭部分またはその付近における前記記憶セルは、前記第２ワードラインの前記末尾部分がアサートされる前にアクセスされることも可能である。

１つの特有な実施形態において、前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第１交互メモリセルと、前記ワードラインの先頭に向かって移動する第２交互メモリセルとを選択することを含む。前記第１交互メモリセルおよび前記第２交互メモリセルは前記ワードラインの全体を構成するように交互配置される。この技術分野の当業者に明らかなように、広範囲な他のデコードシーケンスを用いることも可能である。例えば、デコードシーケンスは、交互に並ぶ個々のメモリセルよりむしろ交互に並ぶメモリセルの組に基づくことが可能である。

いくつかの状況において、前記複数の記憶セルは行またはワードラインの一部のみに対応する。そのような状況において、前記列デコードシーケンスは一般に第１セルにおいて開始され、かつ第２セルにおいて終了され、前記第１および第２セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在することにも留意すべきである。これも、ワードラインの一部のみがアクセスされる場合であっても、ワードライン切り換えのタイミングを減少させるために役立つ。

１つの特有な実施形態において、前記複数のビットラインに接続された列デコーダをさらに具備する。前記列デコードシーケンスは前記列デコーダによって実現される。この列デコーダは、ワードにおけるメモリセルの論理的な（ビットの）順序とデコードシーケンスとの間において写像するための適切なバッファリングを含むことも可能である。これは、メモリ素子内で採用される特定のデコードシーケンスが、メモリ素子と相互作用することが可能な（プロセッサのような）他の素子に透過的であることを確実にする。

前記メモリ素子は、フラッシュメモリのような不揮発性メモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリメモリ（ＲＯＭ）等のような他の同様なメモリ素子とすることが可能である。

本発明のもう１つの実施形態は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダとを具備するメモリ素子を提供する。前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能である。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分と、（前記ワードラインが前記行デコーダに接続された位置から離れ、）前記先頭部分とは反対側に末尾部分とを有する。前記行デコーダは、第１ワードラインが前記第１ワードラインの前記末尾部分においてデアサートされる前に第２ワードラインをアサートすることによって、前記第１ワードラインから前記第２ワードラインにワードライン切り換えを行う。

１つの特有な実施形態において、列デコードシーケンスは、前記第１ワードラインが前記第１ワードラインの前記末尾部分においてデアサートされる前に、前記第２ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために活性化される。すなわち、前記第２ワードラインにおける少なくとも１つの記憶セルは、前記第１ワードラインがその末尾において十分にオフされ、および／または、前記第２ワードラインがその末尾において十分にオンされる前にアクセスすることが可能である。これは、ワードラインのデアサーション信号が前記第１ワードラインに沿って十分に伝播すること、および／または、ワードラインのアサーション信号が前記第２ワードラインに沿って十分に伝播することを待つことなく、前記第２ワードラインにおけるメモリセルへのアクセスを開始することによって、より高速なワードライン切り換えを提供するために役立つ。

本発明のもう１つの実施形態は、メモリ素子を動作させる方法を提供する。この方法は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダとを設けるステップを有する。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分と、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分とを有する。この方法は、さらに、第２ワードラインをアサートするとともに第１ワードラインをデアサートすることによって前記第１ワードラインから前記第２ワードラインにワードライン切り換えを行うステップを有する。前記ワードライン切り換えは、ワードライン切り換え遅延の最小化に役立つために、前記第１ワードラインの前記末尾部分が十分にオフされる前に、前記第２ワードラインの前記先頭部分が十分にオンされるようなタイミングで行われる。１つの特有な実施形態において、列デコードシーケンスは、前記第１ワードラインが前記第１ワードラインの前記末尾部分が十分にオフされる前に、前記第２ワードラインの前記先頭部分またはその付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために活性化される。

本発明のもう１つの実施形態は、メモリ素子を動作させる方法を提供する。この方法は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、複数のビットラインと、前記複数のワードラインに接続された行デコーダとを設けるステップを有する。前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、各々のビットラインは前記記憶セルの配列における列に対応する。この方法は、さらに、列デコードシーケンスに従って前記配列の行内の前記複数の記憶セルにアクセスするステップを有し、前記行はワードラインに対応する。１つの実施形態において、前記列デコードシーケンスは前記ワードラインの前記先頭部分またはその付近において開始も終了もする。もう１つの実施形態において、前記列デコードシーケンスは、前記ワードラインの前記先頭部分から遠ざかる方向において開始し、かつ前記ワードラインの前記先頭部分に向かう方向において終了する。

本発明の方法の実施形態は、装置の実施形態に関して上述したように利用することが可能であるとともに、同様な特有の特徴から利益を得ることが可能である。

ここで、本発明の１つまたは２つ以上の実施形態について、添付図面を参照して単に例として詳細に説明する。

図４は、本発明の一実施形態によるメモリ素子１００を表わす図である。（明確のため、図４はいくつかのワードラインおよびいくつかのセルを省略していることに留意すべきである。）メモリ素子１００の構成要素は、Ｙ−デコーダ２５Ａが（図１のＹ−デコーダ２５と比較して）ワードのための新たなデコードシーケンスを課するように修正されている以外は、図１に関して説明したように概してメモリ素子１０の構成要素と同様である。デコードシーケンスは、通常、ワード（すなわち、すべての部分を含むワード）におけるそれぞれのセル（ビット）の読み出しまたは書き込みのために同一のワードライン８内の異なるセル５がアクセスされる順序を表わす。さらに、Ｘ−デコーダ３５Ａ内のワードライン切り換えのタイミングは、（図１のＸ−デコーダ３５と比較して）以下でより詳細に説明するように、異なる可能性がある。

図４には、まずワードライン８Ｅ、次にワードライン８Ａに関する新たなデコードシーケンスが表わされている。関係するワードライン内の各メモリセル５は、Ｙ−デコーダ２５Ａの中にエンコードされたデコードシーケンスに従ってアクセスされる。アクセスされる第１ワードラインであるワードライン８Ｅについて、デコードシーケンスはセル５ＥＢで開始し、そしてセル５ＥＤ、セル５ＥＦ、セル５ＥＨ、セル５ＥＧ、セル５ＥＥ、セル５ＥＣへ進み、そしてセル５ＥＡで終了する。このデコードシーケンスは、図４においてＭ１と示された矢印の集合によって図式的にも示されている。

今、ワードライン８Ｅからワードライン８Ａへと切り換えを行い、同一のデコードシーケンスが実行されると仮定する。従って、ワードライン８Ａのセルは、セル５ＡＢ、セル５ＡＤ、セル５ＡＦ、セル５ＡＨ、セル５ＡＧ、セル５ＡＥ、セル５ＡＣ、およびセル５ＡＡの順序でアクセスされる。このデコードシーケンスは、図４においてＭ２と示された矢印の集合に対応する。

図４に示すデコードシーケンスＭ１、Ｍ２の両方は、関係するワードライン８の先頭付近、すなわち、Ｘ−デコーダ３５Ａからゼロ本または比較的少ない本数のビットラインだけ離れたビットラインにおいて開始も終了もすると理解される。従って、デコードシーケンスが開始も終了もするセルに関するワードラインの歪みまたは伝播遅延は、（セル５ＥＨのようなワードライン末尾における遅延と比較して）比較的小さい。

図５は図４に示すデコードシーケンスを用いることの１つの効果を表わす。図５における全体のアーキテクチャは図２および図３において表わされたものと同様であり、かつ再びメモリ動作はまずセル５ＮＹにアクセスし、続いてセル５ＪＫにアクセスすると仮定する。しかし、図５に示すように、ここではセル５ＮＹおよびセル５ＪＫの両方はそれぞれワードライン８Ｎ、８Ｊの先頭またはその付近に存在し、かつセル５ＮＹはワードライン８Ｎのためのデコードシーケンスの終点を表わすと仮定する。従って、ワードライン切り換えがワードライン８Ｎからワードライン８Ｊへと実行されたとき、セル５ＮＹがアクセスされた後、セル５ＮＹはワードライン８Ｎの先頭付近に存在しＸ−デコーダ３５Ａに近いので、（セル５ＮＹに対応する）ワードライン８Ｎのビットライン１２Ｙにおけるデアサーションが比較的速く発生する。その結果、ワードライン８Ｎの末尾における状態がワードライン８Ｎを通過するタイミングの歪みのためにより不確かである可能性があっても、ワードライン８Ｎ上の直近に（most recently）アクセスされたセル（すなわち、セル５ＮＹ）の付近においてワードライン８Ｎが十分にオフされる確実性をもって、ワードライン８Ｎがデアサートされてからより短い時間の後、ワードライン８Ｊをワード切り換えのためにアサートすることが可能である。

特定のデコードシーケンスに従って、ここではセル５ＪＫがワードライン８Ｊにおいてアクセスされる最初のセルであると仮定する。セル５ＪＫはワードライン８Ｊの先頭付近に存在するので、ワードライン８Ｊのアサーションは、ワードライン８Ｊの末尾に位置するセルと比較してセル５ＪＫに関して比較的速く発生する。従って、ワードライン８Ｊは図５に示すようにセル５ＪＫの付近において早い段階に十分にオンされ、それによってワードライン切り換えに続くセル５ＪＫへの高速なアクセスが可能となる。これはワードライン８Ｊのアサートとそしてビットライン１２Ｋのアサートとの間の遅延を最小化することに役立つ。

従って、図４および図５のデコードシーケンスおよびワードライン切り換え処理は、そのセル５ＪＫがアクセスされたとき、前にアクセスされたワードラインであるワードライン８Ｎが（前にアクセスされたセルである）セル５ＮＹの付近において十分にオフされることを意味する。逆に、ビットライン１２Ｋが活性化されたときに、新たにアクセスされたワードラインであるワードライン８Ｊはセル５ＪＫの付近において十分にオンされる。従って、点線矢印Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５によって示されたセル５ＪＫからの検知信号と干渉するセル５ＮＹからの漏洩が存在せず、センスアンプ２０への信号またはセンスアンプ２０から信号のより良い識別が保証される。

図４のデコードシーケンスは、関係するワードラインの先頭またはその付近において開始も終了もする。図４の列デコードシーケンスは、概してワードライン先頭から遠ざかる方向に移動することによって開始し、かつ概してワードライン先頭へ近づく方向に移動することによって終了し、そのためデコードシーケンスの間に方向の変化を含むということも理解される。（これは、通常、一定の方向、例えばワードライン先頭から遠ざかる方向に移動する従来のデコードシーケンスと対照的である。）

図４の列デコードシーケンスは、それがＸ−デコーダ３５Ａ内に実装されたメモリ素子１００によってワードライン切り換え時間を最小化するために役立つ。例えば、（セル５ＥＡからセル５ＥＨまで、またはその逆のような）単純な線形的なデコードシーケンスと比較して、図４のデコードシーケンスのためのワードライン切り換え時間は、最大でほぼ、ワードライン信号がワードラインの先頭から末尾まで進む伝播（歪み）時間だけ減少させることが可能である。これは、この手法が、次にアクセスされるセルのためのワードライン（およびビットライン）をアサートする前に、ワードラインデアサーション信号がデアサートされるワードラインの末尾まで進むのを待つ必要性を回避しているためである。これは、デアサートされるワードラインにおける直近にアクセスされたセルは（ワードラインの末尾よりむしろ）ワードラインの先頭またはその付近に存在することが分かっているためである。上記の動作、すなわち、新たなワードラインの末尾が十分にオンされる前であるが、一旦、新たなワードラインがワードラインの先頭においてオンされると、新たなワードラインのためのデコードシーケンスを開始することが可能であるという動作をサポートするために、ビットライン切り換えのタイミングは同様に制御可能であることが理解される。

図６は、本発明の一実施形態によるメモリ素子１００内のデータをアクセスするための方法を表わすフローチャートである。処理は第１ワードラインをアサートすることから開始される（６１０）。ここで、アサートされたワードラインの先頭またはその付近のビットライン１２をアサートすることによってワードラインのデコードシーケンスが開始される（６２０）。デコードシーケンスによって特定されるように、ある適切な順序でアサートされたワードラインの中間および末尾におけるメモリセルにアクセスすることによってデコードシーケンスが継続される（６３０）。そして、デコードシーケンスは、再び、アサートされたワードラインの先頭またはその付近に存在するセルにおいて終了する（６４０）。

デコードシーケンスが終了した後、アサートされたワードラインはここでデアサートされ（６５０）、かつさらにワードラインがアクセスされるか否かについて判定が行われる（６６０）。さらにワードラインがアクセスされるならば、ワードライン切り換えが実行され、かつ新たなワードラインがアサートされる（６７０）。そして、新たにアサートされたワードライン上でデコードシーケンスを実行するために動作６２０の処理に戻ることが可能である。上記の代わりに、動作６６０において新たにアクセスされるワードラインが存在しないならば、処理は終了する（６９９）。

図７は、図１のメモリ素子１０において用いられるような周知のＹ−デコーダ２５を表わす図である。Ｙ−デコーダは、ビットライン制御７０５を用いた列デコードシーケンスを実現するためのロジック７１１を含む。一般に、列デコードシーケンスはビットラインの線形的な増加（またはその逆）を表わし、かつロジック７１１によって直ちに計算することが可能である。Ｙ−デコーダ２５はさらに、メモリ素子１０から読み出されまたはメモリ素子１０へ書き込まれるデータを記憶するためのバッファ７１０を含む。バッファ７１０は、センスアンプ２０を介してセル５の配列と通信し、かつＩ／Ｏ接続７０６を介してメモリ素子１０の外部のユーザと通信する。線形な列デコードシーケンスのために、バッファ７１０はシフトレジスタによって実現することが可能である。

図７Ａは、本発明の一実施形態による図４のメモリ素子１００において用いられるようなＹ−デコーダ２５Ａを表わす図である。Ｙ−デコーダ２５Ａは、図４に示すようなより複雑な列デコードシーケンスをサポートするための変更以外は、概して図７のＹ−デコーダ２５と同様である。特に、Ｙ−デコーダ２５Ａは、ビットライン制御の実行においてロジック７１１Ａによってアクセスされる記憶された列デコードシーケンス７１２を含む。記憶された列デコードシーケンス７１２は、ＲＯＭまたは他のどのような適切なメモリ素子にも記憶することが可能である。上記の代わりに、記憶された列デコードシーケンス７１２を設けるよりむしろロジック７１１Ａは新たな列デコードシーケンスを決定するいくつかのアルゴリズムを含むことが可能である。例えば、図４に示すＭ１のデコードシーケンスは１、３、５、７、６、４、２、０として数値的に表現することが可能である（ビットライン１２Ａは０を表わし、ビットライン１２Ｂは１を表わす、等と仮定する）。この数列は次のように特定することが可能である。
（ａ）位置１において開始する。
（ｂ）２つのビットライン位置だけ増加する。
（ｃ）位置が７より大きいならば１５から引く。
そのようなアルゴリズムはロジック７１１Ａに容易に組み込むことが可能であり、かつワードラインにおけるどのようなセルの数または所望の列デコードシーケンスにも一般化することが可能である。

また、図７Ａは、Ｙ−デコーダ２５Ａのより複雑な列デコードシーケンスに適合するように（図７のバッファ７１０と比較して）バッファ７１０Ａを改良することも可能である。これは、列デコードシーケンスはワード内のビットの論理的な順序（最下位ビットから最上位ビットへ、またはその逆）にはもはや対応しない場合に生じる。１つの可能性は、バッファ７１０Ａを１次元ランダムアクセスメモリとして実現することである。これは、列デコードシーケンスにおいてセル５から読み出されたデータが、ワード内の論理的な位置においてバッファ７１０Ａに挿入されることを可能とする。例えば、図４の列デコードシーケンスのために、正しい順序で全ワードがバッファ７１０に書き込まれるまで、セル５ＥＢはビット位置１に書き込まれ、セル５ＥＤはビット位置３に書き込まれ、セル５ＥＦはビット位置５に書き込まれる、等が行われる。そして、バッファ７１０からセルへの書き込みは、逆の方法で行われる。

図７Ａは、図４の列デコードシーケンスに適したバッファ７１０Ａのための変形例を表わす。これは、２つのシフトレジスタとして実現されたバッファ７１０Ａを表わし、一方がファーストインファーストアウト（ＦＩＦＯ）キュー７１５、そして他方がラストインファーストアウト（ＬＩＦＯ）キュー７１６として動作する。（アクセス順において）セル５ＥＢ、５ＥＤ、５ＥＦ、５ＥＨはＦＩＦＯ・７１５に読み出され、かつセル５ＥＧ、５ＥＥ、５ＥＣ、５ＥＡはＬＩＦＯ・７１６に読み出される。そして、マルチプレクサ（ＭＸ）７１７は、ワードライン８Ｅからのワードの論理的な順序を回復可能とするため、ＬＩＦＯ・７１６およびＦＩＦＯ・７１５から交互に読み出すために用いられることが可能である。

図７Ａに示すＹ−デコーダ２５Ａの実現は、図式的なものに過ぎないと理解するべきである。この技術分野の当業者は、図４のデコードシーケンスをサポートするための多くの他の可能な実現を承知している。

また、図４に示すデコードシーケンスは、ワードライン８の先頭付近において開始も終了もする多くの可能なデコードシーケンスのうちの１つに過ぎないと理解するべきである。例えば、もう１つのそのようなデコードシーケンスは、ビットライン１２Ａ、ビットライン１２Ｃ、ビットライン１２Ｅ、ビットライン１２Ｇ、ビットライン１２Ｈ、ビットライン１２Ｆ、ビットライン１２Ｄ、そしてビットライン１２Ｂである。もう１つの可能なデコードシーケンスは、ビットライン１２Ａ、ビットライン１２Ｄ、ビットライン１２Ｇ、ビットライン１２Ｈ、ビットライン１２Ｆ、ビットライン１２Ｅ、ビットライン１２Ｃ、ビットライン１２Ｂである。この技術分野の当業者は、高速なワードライン切り換えをサポートする他の同様なデコードシーケンスを容易に作り出すことが可能である。さらに、この技術分野の当業者は、８ビットラインより多い（または少ない）ビットラインを設けたワードラインにそのようなシーケンスを容易に一般化することが可能である。

デコードシーケンスは、実行される特定のメモリアクセス動作によって必ずしもワードライン内の全てのビットにアクセスする必要はないことに留意すべきである。例えば、メモリアクセス動作は、ワードの前半のみにアクセスすることが可能であり、これは図４の実施形態において、ビットライン１２Ａ、ビットライン１２Ｃ、ビットライン１２Ｄおよび最後にビットライン１２Ｂのデコードシーケンスによって達成することが可能である。もう１つの例として、メモリアクセス動作は、ワードの後半のみにアクセスすることが可能であり、これは図４の実施形態において、ビットライン１２Ｅ、ビットライン１２Ｇ、ビットライン１２Ｈおよび最後にビットライン１２Ｆのデコードシーケンスによって達成することが可能である。

最後に、ここで各種の特定な実施形態が詳細に記載されたが、これは単に説明として理解するべきである。この技術分野の当業者は、請求項およびその均等物の範囲内に存在する、さらに多くの可能な変形および応用に想到することが可能である。

周知のメモリ素子を表わす図である。 図１のメモリ素子の所定の構成要素をより詳細に表わす図である。 図２のメモリ素子における検知経路および漏洩経路を表わす図である。 本発明の一実施形態によるメモリ素子の一部および関連するデコードシーケンスを表わす図である。 本発明の一実施形態による図４のメモリ素子の所定の構成要素および関連する検知経路をより詳細に表わす図である。 本発明の一実施形態による図４のメモリ素子のためのメモリアクセス動作を表わすフローチャートである。 周知の列デコーダを表わす簡略図である。 本発明の一実施形態による図４のメモリ素子において用いられるような列デコーダを表わす簡略図である。

符号の説明

５ メモリセル
８ ワードライン
１０、１００ メモリ素子
１２ ビットライン
２０、７０６ センスアンプ
２５ Ｙ−デコーダ
３５ Ｘ−デコーダ
７０５ ビットライン制御
７０６ Ｉ／Ｏ接続
７１０ バッファ
７１１、７１１Ａ ロジック
７１２ 記憶された列デコードシーケンス
７１５ ファーストインファーストアウトキュー
７１６ ラストインファーストアウトキュー
７１７ マルチプレクサ

Claims (15)

1. メモリ素子であって、
   記憶セルの配列と、
   各々が前記記憶セルの配列における行に対応する複数のワードラインと、
   前記複数のワードラインに接続された行デコーダと、
   各々が前記記憶セルの配列における列に対応する複数のビットラインと、を具備し、
   前記行デコーダは、前記複数のワードラインの各々を個別にアサートおよびデアサートする動作が可能であり、
   前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、
   前記メモリ素子は、前記配列の行内の複数の記憶セルにアクセスするための列デコードシーケンスをサポートし、
   前記行はワードラインに対応し、
   前記列デコードシーケンスは、前記ワードラインの前記先頭部分付近において開始し、前記先頭部分から遠ざかる方向へ進み、前記先頭部分に向かう方向へ進み、前記先頭部分付近において終了するメモリ素子。
2. 前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置から離れ、前記先頭部分とは反対側に末尾部分を有し、
   前記行デコーダは、第１ワードラインの前記末尾部分がデアサートされる前に第２ワードラインをアサートすることによって、前記第１ワードラインから前記第２ワードラインにワードライン切り換えを行う請求項１に記載のメモリ素子。
3. 前記列デコードシーケンスは、前記第１ワードラインの前記末尾部分がデアサートされる前に、前記第２ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために活性化される請求項２に記載のメモリ素子。
4. 前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第１交互メモリセルと、前記ワードラインの先頭に向かって移動する第２交互メモリセルとを選択することを含み、
   前記第１交互メモリセルおよび前記第２交互メモリセルは前記ワードラインの全体を構成するように交互配置される請求項１に記載のメモリ素子。
5. 前記複数のビットラインに接続された列デコーダをさらに具備し、
   前記列デコードシーケンスは前記列デコーダによって実現される請求項１に記載のメモリ素子。
6. 前記行デコーダは、第１ワードラインと第２ワードラインとの間のワードライン切り換えを実行する動作が可能であり、
   前記第２ワードラインは、前記第１ワードラインが前記第１ワードラインの前記先頭部分に含まれない記憶セルにおいてデアサートされる前にアサートされ、
   前記列デコーダは、前記第２ワードラインが前記第２ワードラインの前記先頭部分に含まれない記憶セルにおいてアサートされる前に前記列デコードシーケンスを開始する動作が可能である請求項５に記載のメモリ素子。
7. 前記複数の記憶セルは行の一部に対応し、
   前記列デコードシーケンスは第１セルにおいて開始され、かつ第２セルにおいて終了され、
   前記第１および第２セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在する請求項１に記載のメモリ素子。
8. 前記メモリ素子は不揮発性メモリである請求項１に記載のメモリ素子。
9. 前記メモリ素子はダイナミックランダムアクセスメモリである請求項１に記載のメモリ素子。
10. 記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、前記複数のワードラインに接続された行デコーダと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを設けるステップと、
    列デコードシーケンスに従って前記配列の行内の前記複数の記憶セルにアクセスするステップと、を有し、
    前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有し、
    前記行はワードラインに対応し、
    前記列デコードシーケンスは、前記ワードラインの前記先頭部分付近において開始し、前記先頭部分から遠ざかる方向へ進み、前記先頭部分に向かう方向へ進み、前記先頭部分付近において終了する、メモリ素子を動作させる方法。
11. 前記複数のワードラインの各々は、前記ワードラインが前記行デコーダに接続された位
    置から離れ、前記先頭部分とは反対側に末尾部分を有し、
    前記行デコーダは、第１ワードラインが前記第１ワードラインの前記末尾部分においてデアサートされる前に、第２ワードラインをアサートすることによって前記第１ワードラインから前記第２ワードラインにワードライン切り換えを行う請求項１０に記載の方法。
12. 前記列デコードシーケンスは、前記第１ワードラインの前記末尾部分がデアサートされる前に、前記第２ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために活性化される請求項１１に記載の方法。
13. 前記列デコードシーケンスは、前記第２ワードラインの前記末尾部分がアサートされる前に、前記第２ワードラインの前記先頭部分付近において前記複数の記憶セルのうち少なくとも１つにアクセスするために活性化される請求項１１に記載の方法。
14. 前記列デコードシーケンスは、前記ワードラインの先頭から遠ざかって移動する第１交互メモリセルと、前記ワードラインの先頭に向かって移動する第２交互メモリセルとを選択することを含み、
    前記第１交互メモリセルおよび前記第２交互メモリセルは前記ワードラインの全体を構成するように交互配置される請求項１１に記載の方法。
15. 前記複数の記憶セルは行の一部に対応し、
    前記列デコードシーケンスは第１セルにおいて開始され、かつ第２セルにおいて終了され、
    前記第１および第２セルは、前記行の一部において他の大部分のセルより前記ワードラインの前記先頭部分の近くに存在する請求項１１に記載の方法。

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