KR101331738B1

KR101331738B1 - 비휘발성 메모리를 위한 수정된 판독 동작

Info

Publication number: KR101331738B1
Application number: KR1020110086729A
Authority: KR
Inventors: 그래지아노 미리치그니; 다니엘레 비메르카티
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2010-08-30
Filing date: 2011-08-29
Publication date: 2013-11-20
Also published as: JP5464527B2; KR20120021247A; JP2012069102A; TW201222551A; US8184487B2; US20120051150A1; DE102011081438A1; TWI497500B; CN102385561A; CN102385561B

Abstract

본원에 개시된 주제는 비휘발성 메모리를 위한 판독 동작 프로세스에 관한 것이다.

Description

비휘발성 메모리를 위한 수정된 판독 동작{MODIFIED READ OPERATION FOR NON-VOLATILE MEMORY}

메모리 장치들은, 단지 몇몇의 예를 들어, 컴퓨터, 휴대전화, PDA, 데이터 로거(logger), 및 네비게이션 장비와 같은 많은 종류의 전자 장치들에서 사용된다. 그러한 전자 장치들에서, 단지 몇몇의 예를 들어, NAND 또는 NOR 플래시 메모리, 및 상변화 메모리와 같은 다양한 종류의 비휘발성 메모리 장치들이 사용될 수 있다. 휘발성 메모리로의 전력이 차단되면 휘발성 메모리는 저장된 정보를 유지할 수 없다는 점에 있어서, 휘발성 메모리는 일반적으로 비휘발성 메모리에 비해 단점을 갖는 것으로 여겨질 수 있다. 그러한 가능한 불리점에도 불구하고, 예컨대 SRAM 또는 DRAM과 같은 휘발성 메모리는 일반적으로 프로그램/판독/삭제 동작들을 비휘발성 메모리보다 빠르게 프로세스할 수 있다. 따라서, 메모리 속도가 비교적 중요한 고려 사항이라면, 전자 장치에서 휘발성 메모리 대신에 휘발성 메모리가 사용되도록 선택될 수 있다. 그러므로, 비휘발성 메모리가 휘발성 메모리와 점점 더 경쟁할 수 있도록, 비휘발성 메모리의 속도를 개선하기 위한 일반적인 요구가 존재한다.

하기 도면들을 참조하여 제한적이지 않으며 총괄적이지 않은 실시예들이 설명될 것이며, 달리 특정되지 않은 이상 다양한 도면들에서 유사한 참조 번호들은 유사한 부분들을 참조한다.
도 1은 일 실시예에 따른 메모리 장치에 대한 판독 액세스의 타이밍도(timing diagram).
도 2는 다른 실시예에 따른 메모리 장치에 대한 판독 액세스의 타이밍도.
도 3은 실시예에 따른 메모리 장치의 일부분의 개략적인 블록도.
도 4는 실시예에 따른 메모리 장치들에 대한 서로 다른 판독 액세스 동작들의 타이밍도를 도시한다.
도 5는 다른 실시예에 따른 메모리 장치의 일부분의 개략적인 블록도.
도 6은 또다른 실시예에 따른 메모리 장치에 대한 판독 액세스의 타이밍도.
도 7은 실시예에 따른 컴퓨팅 시스템 및 메모리 장치의 개략적인 도면.

본 명세서를 전체를 통해, "일 실시예" 또는 "실시예"의 참조는, 그 실시예와 관련하여 설명한 특정 특징, 구조, 또는 특성이 적어도 청구된 주제의 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 다양한 곳에서 어구 "일 실시예" 또는 "실시예"가 나온다고 해서 반드시 모두가 동일한 실시예를 참조하는 것은 아니다. 더욱이, 특정 특징, 구조, 또는 특성은 하나 또는 그 이상의 실시예들에서 조합될 수 있다.

본원에 설명한 실시예들은, 예컨대 상변화 메모리(PCM)와 같은 비휘발성 메모리 장치에 대한 메모리 액세스 시간을 감소시키기 위한 기법들을 포함한다. 그러한 하나의 기법은, 표준 판독 액세스의 특정 부분들이 수행되는 순차적인 순서를 변경함으로써 표준 판독 액세스를 변경하는 단계를 수반할 수 있다. 예컨대, 하기 상세히 설명한 것과 같이, 그러한 특정 부분들은 판독 액세스의 활성화(activate) 단계 대신 프리액티브(preactive) 단계에서 수행될 수 있다. 구현에서, 그러한 표준 판독 액세스는, 예컨대 본 기술분야의 기술자에게 알려진, JEDEC(Joint Electron Devices Engineering Council) 표준 간행물(예컨대, 2010년 2월, Low Power Double Data Rate 2(LPDDR2), JESD209-2B 참조)와 같은 다수의 간행물들에서 설명될 수 있다. 다른 간행물들 및/또는 표준들이 표준 판독 프로세스를 설명할 수 있으나, 이하에서 그러한 표준 판독 프로세스는 "LPDDR2 표준"으로 명명될 것이다. 특히, LPDDR2 표준은 단지 몇몇 예를 들어, 프리액티브 명령, 활성화 명령, 판독 명령, 및 기입 명령과 같이, 메모리 장치와 연관된 다수의 명령들을 제시한다. 그러한 명령들은, 예컨대 LPDDR2 표준의 2.11.1항에 상세히 설명되었다. 메모리 장치로부터 판독하기 위한 프로세스의 특정 구현에서, 프리액티브 명령은 로우 어드레스의 적어도 일부분을 로우 어드레스 버퍼에 기입하는 프로세스를 포함할 수 있다. 프리액티브 명령의 완료 후, 예컨대 칼럼 어드레스 기입 프로세스, 로우 디코드 선택 프로세스, 및 칼럼 디코드 선택 및 비트라인 프리차지(precharge) 프로세스와 함께 활성화 명령이 시작될 수 있다. 그러한 활성화 명령의 완료와 동시에, 메모리 컨트롤러는 판독 명령을 시작할 수 있다. 특정 구현에서, JEDEC 표준에 의해 명시된 것과 같이, 활성화 명령 동안 일어나는 칼럼 디코드 선택 및 비트라인 프리차지 프로세스는 대신 프리액티브 명령 동안 수행될 수 있다. 칼럼 디코드 선택 및 비트라인 프리차지 프로세스는 판독 액세스의 내부 센싱 시간에 가장 관련된 유인들 중 하나를 포함하므로, 하기 더 상세히 설명한 것과 같이 프로세스 순서의 그러한 재배열은 감소된 메모리 액세스 시간을 야기할 수 있다. 그러한 재배열은 프리액티브 단계를 수행하기 위한 증가된 시간을 야기할 수 있음에도, 판독 액세스 동안 (단축된 지속시간을 갖는) 활성화 단계는 프리액티브 단계보다 비교적 더 자주 일어날 수 있다. 그러므로, 프리액티브 단계가 길어지더라도, 활성화 단계를 단축함으로써 판독 액세스를 수행하기 위한 시간의 최종적인 감소가 야기될 수 있다. 예컨대, 복수의 판독 액세스 동작들이 메모리 어레이의 특정 부분을 액세스하기 위한 어드레스들을 수반한다면(예컨대, 액세스가 로우들의 특정 그룹에 국한됨), 그러한 모든 판독 액세스 동작들에 하나의 프리액티브 명령이 적용될 수 있다. 따라서, 판독 액세스에 포함된 하나 또는 그 이상의 활성화 명령들을 수행하는 데 걸리는 시간을 단축함으로써 판독 액세스의 지속시간이 단축될 수 있다. 예컨대, 단축된 활성화 명령에 응답하여 프리액티브 명령을 수행하는 데 걸리는 시간이 증가할 수 있음에도 불구하고, 이는 사실일 수 있다.

실시예에서, 비휘발성 메모리 장치의 판독 액세스를 위한 메모리 액세스 시간을 감소시키는 방법은, 로우 어드레스 기입 동작을 포함하는 프리액티브 명령을 수행하는 단계(예컨대, LPDDR2 표준에 의하여), 및 통상은 활성화 명령에 할당된 적어도 하나의 동작을 수행하는 단계(예컨대, 프리액티브 명령 동안 수행되는 유일한 동작으로서 로우 어드레스 기입 동작을 명시하는 LPDDR2 표준과 반대로)를 포함할 수 있다. 바꾸어 말하면, LPDDR2에 따라 활성화 명령 단계 동안 특정 동작을 수행하는 대신에, 그러한 특정 동작은 대신 프리액티브 명령 동안 적용될 수 있다. 일 구현에서, 그러한 특정 동작은 비트라인 프리차지 및 칼럼 선택 동작을 포함할 수 있다. 그러므로, LPDDR2 표준과 반대로, 활성화 명령은 비트라인 프리차지 및 칼럼 선택 동작 후에 일어날 수 있다. 하기 설명한 것과 같이, 메모리 장치를 판독하기 위한 동작들의 그러한 재배열은, 메모리 장치의 내부 메모리 어드레스의 어드레스 비트들의 순서를 재배열하고 내부 메모리 어드레스를 로우 어드레스 기입 동작에 통합함으로써 구현될 수 있다. 물론, 판독 액세스의 그러한 세부 사항들은 단지 예일 뿐이며, 청구된 주제는 그렇게 제한되지 않는다.

실시예에서, 판독 액세스를 위한 감소된 메모리 액세스 시간을 갖는 메모리 장치는, 메모리 어레이에 액세스하는 판독 액세스를 실행하기 위한 메모리 컨트롤러를 포함할 수 있다. 그러한 메모리 컨트롤러는 로우 어드레스 기입 동작을 수행하고(예컨대, LPDDR2 표준에 의하여), 통상은 활성화 명령에 할당된 적어도 하나의 특정 동작을 수행하는(예컨대, LPDDR2 표준과 반대로) 프리액티브 명령을 시작할 수 있다. 상기 언급한 것과 같이, 적어도 하나의 특정 동작은 비트라인 프리차지 및 칼럼 선택 동작을 포함할 수 있다. 구현에서, 하기 논의된 것과 같이, 내부 메모리 어드레스의 어드레스 비트들의 순서를 재배열하고, 내부 메모리 어드레스를 로우 어드레스 기입 동작에 통합하도록 메모리 장치의 일부분이 적응될 수 있다.

도 1은 실시예에 따른 메모리 장치에 대한 판독 액세스(100)의 타이밍도이다. 예컨대, 그러한 판독 액세스의 세부 사항들은 상기 언급된 LPDDR2 표준에 의해 명시될 수 있다. 그러한 경우, 판독 액세스의 시작 부분은 프리액티브 명령을 포함할 수 있고, 그에 이어 활성화 명령이 있다. 지속시간(110)은 프리액티브 명령의 시작부터 활성화 명령의 시작까지의 기간을 포함할 수 있다. 하기 설명한 것과 같이, 지속시간(120)은 활성화 명령의 시작부터 후속 판독 명령의 시작까지의 기간을 포함할 수 있다. 특히, 프리액티브 명령은 로우 어드레스 기입 동작(130)을 포함할 수 있다. 한편, 활성화 명령은 판독 명령을 야기하는 다수의 동작들을 포함할 수 있다. 특히, 활성화 명령은 칼럼 어드레스 기입 동작(132), 로우 디코드 선택(134), 비트라인 프리차지 및 칼럼 선택 동작(136), 증폭 평가(amplification evaluation)(138), 및 다른 내부 메모리 동작들(140)을 포함할 수 있다. 예컨대, 하기 설명한 것과 같이, 내부 메모리 동작들(140)은, 특히, 센스 증폭기로부터 로우 데이터 버퍼로의 정보 전달을 포함할 수 있다. 하기 논의된 것과 같이, 화살표(150)는 비트라인 프리차지 및 칼럼 선택 동작(136)이 활성화 명령으로부터 프리액티브 명령으로 이동되는 구현을 나타낸다. 물론, 그러한 타이밍도는 단지 예일 뿐이며, 청구된 주제는 이 점에 제한되지 않는다.

도 2는 다른 실시예에 따른 메모리 장치에 대한 판독 액세스(200)의 타이밍도이다. 예컨대, 그러한 판독 액세스의 부분들의 세부 사항들은 상기 언급한 LPDDR2 표준에 의해 명시될 수 있다. 그러나, 하기 상세히 설명한 것과 같이, 그러한 판독 액세스의 다른 부분들은 LPDDR2 표준에 의해 명시된 것과 다를 수 있다. 판독 액세스(100)와 같이, 판독 액세스의 시작 부분은 프리액티브 명령을 포함할 수 있고, 그에 이어 활성화 명령이 있다. 지속시간(210)은 프리액티브 명령의 시작부터 활성화 명령의 시작까지의 기간을 포함할 수 있다. 하기 설명한 것과 같이, 지속시간(220)은 활성화 명령의 시작부터 후속 판독 명령의 시작까지의 기간을 포함할 수 있다. 특히, 판독 액세스(100)와 대조하여, 프리액티브 명령은 로우 어드레스 기입 동작(230) 및 비트라인 프리차지 및 칼럼 선택 동작(236)을 포함할 수 있다. 한편, 활성화 명령은 판독 명령을 야기하는 감소된 수(예컨대, 판독 액세스(100)의 활성화 명령에 비해)의 동작들을 포함할 수 있다. 특히, 활성화 명령은 예컨대 칼럼 어드레스 기입 동작(232), 로우 디코드 선택(234), 증폭 평가(238), 및 다른 내부 메모리 동작들(240)을 포함할 수 있다. 판독 액세스(200)에서, 비트라인 프리차지 및 칼럼 선택 동작(236)이 활성화 명령으로부터 프리액티브 명령으로 이동하였음에도, 프리액티브 명령과 활성화 명령을 합한 총 지속시간은 판독 액세스(100)와 변함없이 유지될 수 있다. 바꾸어 말하면, 지속시간들(210 및 220)의 합을 포함하는 지속시간(225)은, 지속시간들(110 및 120)의 합을 포함하는 총 지속시간(125)(도 1)과 변함없이 유지될 수 있다. 상세하게는, 비트라인 프리차지 및 칼럼 선택 동작(236)의 그러한 이동은, 활성화 명령의 지속시간(지속시간(220))을 단축함과 동시에 그에 상응하여 프리액티브 명령의 지속시간(지속시간(210))을 늘린다. 하기 상세히 논의되는 것과 같이, 예컨대 수행된 활성화 명령들의 수가 수행된 프리액티브 명령들의 수보다 크다면, 단축된 활성화 명령 지속시간(220)은 판독 액세스를 위한 감소된 지속시간을 야기할 수 있다.

도 3은 일 실시예에 따른 메모리 장치의 일부분(300)의 블록도이다. 예컨대, LPDDR2 비휘발성 메모리 장치는, 프리액티브 명령, 활성화 명령, 및 판독 명령을 포함하는 3상(three-phase) 어드레싱을 사용하여 액세스될 수 있다. 그러한 3상 어드레싱은, 예컨대 LPDDR2 표준의 2.11.1항에 상세히 설명되었다. 프리액티브 명령 동안, 선택기(310)(예컨대, 디멀티플렉서)에 의해 선택된 로우 어드레스 버퍼(320)의 특정 위치에 로우 어드레스의 일부분이 저장될 수 있다. 구현에서, 로우 어드레스의 그러한 부분은, 예컨대 로우 어드레스의 최상위 비트들(most-significant bits)을 포함할 수 있는 상위 로우 어드레스(305)를 포함할 수 있다. 로우 어드레스 버퍼(320)는 RAB0에서 RAB7까지의 복수의 로우 어드레스 버퍼(RAB) 위치들을 포함할 수 있으나, 청구된 주제는 그렇게 제한되지 않는다. 활성화 명령 동안, 선택기(330)는 로우 어드레스의 상위 부분(335)을 검색하기 위해 특정 RAB를 선택할 수 있다. 한편, 메모리 어레이(340)의 특정 로우를 선택하기 위해, 로우 어드레스의 하위 부분이 메모리 장치에 제공될 수 있으며 후속으로 로우 어드레스의 상위 부분과 조합될 수 있다. 특히, 로우 어드레스의 상위 부분(335)은 프리액티브 명령 동안 로우 디코더(343)에 제공될 수 있는 반면, 하위 로우 어드레스는 활성화 명령 동안 칼럼 디코더(347)에 제공될 수 있다. 또한, 활성화 명령 동안, 하위 로우 어드레스가 로우 디코더(343)에 제공될 수 있다. 결과로서, 로우 어드레스에 대응하는 메모리 어레이(340)의 특정한 하나 또는 그 이상의 메모리 셀들은 센스 증폭기(350)를 사용하여 판독될 수 있다. 예컨대, 활성화 명령은, 판독된 메모리 콘텐츠가 센스 증폭기(350)를 통해 선택기(360)에 의해 선택된 로우 데이터 버퍼(370)로 전달되는 것을 야기할 수 있다. 로우 데이터 버퍼(370)는 RDB 0에서 RDB 7까지의 복수의 로우 데이터 버퍼(RDB) 위치들을 포함할 수 있으나, 청구된 주제는 그렇게 제한되지 않는다. 특정 예에서, 개개의 RDB 위치들은 32바이트를 포함할 수 있다. 선택기들(310 및 380)에 의해 선택된 {RAB, RDB} 쌍은 로우 버퍼(RB)로 명명될 수 있다. 판독 명령 동안, 선택기들(360 및 380)은 특정 RDB를 선택할 수 있으며, 예컨대 판독 버스트(burst)의 시작 어드레스를 선택하기 위해 칼럼 주소가 메모리 장치에 제공될 수 있다. RAB가 요구되는 부분적인 로우 어드레스를 이미 포함하고 있다면, 프리액티브 명령은 옵션일 수 있다. 유사하게, 요구되는 RDB가 요구되는 메모리 콘텐츠를 이미 포함하고 있다면, 활성화 명령은 옵션일 수 있다. 물론, 메모리 장치의 일부분의 그러한 세부 사항들은 단지 예일 뿐이며, 청구된 주제는 그렇게 제한되지 않는다.

도 4는 실시예에 따른 메모리 장치에 대한 판독 액세스 동작들을 비교하는 타이밍도를 도시한다. 그러한 판독 액세스 동작들은 특정 명령들의 시퀀스를 포함할 수 있다. 예컨대, 각각의 판독 액세스 동작들의 시퀀스들(410 및 420)은 (순서대로 열거하여) 프리액티브 명령, 활성화 명령, 판독 명령, 제2 활성화 명령, 및 제2 판독 명령을 포함할 수 있다. 도 4에서, 문자 "P"를 갖는 블록 심볼은 프리액티브 명령을 나타내며, 문자 "A"를 갖는 블록 심볼은 활성화 명령을 나타내며, 문자 "R"을 갖는 블록 심볼은 판독 명령을 나타낸다. 구현에서, 시퀀스(410)는 도 1에 도시된 실시예와 대응하며, 시퀀스(420)는 도 2에 도시된 실시예와 대응한다. 바꾸어 말하면, 시퀀스(410)의 프리액티브 명령(430)은, 활성화 명령(432)에 대신 포함된 비트라인 프리차지 및 칼럼 선택 동작을 포함하지 않는다. 그러한 경우는 예컨대 LPDDR2 표준에 부합할 수 있다. 반면에, 시퀀스(420)의 프리액티브 명령(440)은, 비트라인 프리차지 및 칼럼 선택 동작을 포함하므로 활성화 명령(442)에 포함되지 않는다. 그러한 경우는 예컨대 LPDDR2 표준의 적어도 일부 부분들에 부합하지 않는다. 결과로서, 활성화 명령의 기간(442)은 활성화 명령의 기간(432)보다 짧을 수 있다. 트레이드오프로서, 프리액티브 명령의 기간(440)은 프리액티브 명령의 기간(430)보다 길 수 있다. 바꾸어 말하면, 판독 시퀀스(420)는 길어진 프리액티브 명령을 갖는 것을 희생하여 단축된 활성화 명령을 포함한다. 그러나, 판독 액세스가 수행된 프리액티브 명령들의 수보다 큰 수행된 활성화 명령들의 수를 포함한다면, 그러한 판독 액세스는 단축된 총 지속시간의 이득을 실현할 수 있다. 특히, 시퀀스(420)는 하나의 프리액티브 명령(440) 및 두 개의 활성화 명령들(442 및 446)을 포함하며, 이는 시퀀스(410)에 비해 시간 단축(450)을 야기한다. 여기서, 시퀀스(410) 또한 하나의 프리액티브 명령(430) 및 두 개의 활성화 명령들(432 및 436)을 포함한다. 그러나, 시퀀스(410)에서 비교적 긴 활성화 명령들이 두 번 일어나므로, 시퀀스(410)는 하나의 비교적 긴 프리액티브 명령만을 갖는 시퀀스(420)보다 길 수 있다. 시퀀스(410)의 지속시간들(430 및 432)의 합을 포함하는 지속시간(425)은 시퀀스(420)에서 동일하게 유지될 수 있으며, 여기서 지속시간(425)은 지속시간들(440 및 442)의 합을 포함한다. 바꾸어 말하면, 시퀀스(420)에서, 비트라인 프리차지 및 칼럼 선택 동작이 활성화 명령으로부터 프리액티브 명령으로 이동하였으나, 프리액티브 명령과 활성화 명령을 합한 총 지속시간은 시퀀스(410)의 경우와 변함없이 유지될 수 있다.

방금 설명한 것과 같이, 판독 액세스 동작들은, 예컨대 시퀀스(410 및 420)에서와 같이 프리액티브 명령들의 수보다 큰 활성화 명령들의 수를 포함할 수 있다. 바꾸어 말하면, 프리액티브 명령은 모든 메모리 액세스마다 일어날 필요가 없다. 예컨대, 복수의 판독 액세스 동작들에 대해 로우 어드레스의 상위 부분이 동일하다면 이는 사실일 수 있다. 예컨대, 상기 논의된 것과 같이, 복수의 판독 액세스 동작들이 메모리 어레이의 특정 부분을 액세스하기 위한 어드레스들을 수반한다면(예컨대, 액세스는 로우들의 특정 그룹에 국한됨), 그러한 모든 판독 액세스 동작들에 하나의 프리액티브 명령이 적용될 수 있다. 따라서, 판독 액세스에 포함된 하나 또는 그 이상의 활성화 명령들을 수행하는 데 걸리는 시간을 단축시킴으로써 판독 액세스의 지속시간이 단축될 수 있다. 예컨대, 단축된 활성화 명령에 응답하여 프리액티브 명령을 수행하는 데 걸리는 시간이 증가할 수 있음에도, 이는 사실일 수 있다. 도 4에 도시되지 않았으나, 임의의 수의 판독 명령들, 활성화 명령들, 및 프리액티브 명령들이 판독 시퀀스들(410 및 420)의 각각의 판독 명령들(438 및 448) 후속으로 일어날 수 있다. 물론, 판독 액세스 동작들의 그러한 세부 사항들은 단지 예일 뿐이며, 청구된 주제는 이 점에 제한되지 않는다.

도 5는 다른 실시예에 따른 메모리 장치의 일부분(500)의 블록도이다. 도 3에 도시된 경우와 유사하게, 예컨대, 메모리 장치는 프리액티브 명령, 활성화 명령, 및 판독 명령을 포함하는 3상 어드레싱을 사용하여 액세스될 수 있는 LPDDR2 비휘발성 메모리 장치를 포함할 수 있다. 그러나, 도 3에 도시된 경우와 대조적으로, 프리액티브 명령 동안, 로우 어드레스는 선택기(510)(예컨대, 멀티플렉서)에 의해 선택된 로우 어드레스 버퍼(520)의 특정 위치에 저장될 수 있다. 특정 구현에서, 로우 어드레스의 그러한 위치는 상위 로우 어드레스(505)를 포함할 수 있으며, 이는 예컨대 로우 어드레스의 최상위 비트들을 포함할 수 있다. 로우 어드레스 버퍼(520)는 RAB0에서 RAB7까지의 복수의 로우 어드레스 버퍼(RAB) 위치들을 포함할 수 있으나, 청구된 주제는 그렇게 제한되지 않는다. 활성화 명령 동안, 선택기(530)는 로우 어드레스의 상위 부분(535)을 검색하기 위해 특정 RAB를 선택할 수 있다. 한편, 도 3에 도시된 경우와 대조적으로, 메모리 어레이(540)로부터 특정 로우를 선택하기 위해, 로우 어드레스의 하위 부분이 메모리 장치에 제공되고 로우 어드레스의 상위 부분과 조합될 수 있다. 특히, 프리액티브 명령 동안 로우 어드레스의 상위 부분(535)이 칼럼 디코더(547)에 제공될 수 있으며, 활성화 명령 동안 하위 로우 어드레스가 로우 디코더(543)에 제공될 수 있다. 또한, 활성화 명령 동안 상위 로우 어드레스가 로우 디코더(543)에 또한 제공될 수 있다. 결과로서, 로우 어드레스에 대응하는 메모리 어레이(540)의 특정한 하나 또는 그 이상의 메모리 셀들이 센스 증폭기(550)를 사용하여 판독될 수 있다. 예컨대, 활성화 명령은, 판독된 메모리 콘텐츠가 센스 증폭기(550)를 통해 선택기(560)에 의해 선택된 로우 데이터 버퍼(570)로 전달되는 것을 야기할 수 있다. 메모리 장치 부분(300)에 대한 경우와 유사하게, 로우 데이터 버퍼(570)는 RDB0에서 RDB7까지의 복수의 로우 데이터 버퍼(RDB) 위치들을 포함할 수 있으나, 청구된 주제는 그렇게 제한되지 않는다. 예에서, 개개의 RDB 위치들은 32바이트를 포함할 수 있다. 선택기들(510 및 580)에 의해 선택된 {RAB, RDB} 쌍은 로우 버퍼(RB)로 명명될 수 있다. 판독 명령 동안, 선택기들(560 및 580)은 특정 RDB를 선택할 수 있으며, 예컨대 판독 버스트(burst)의 시작 어드레스를 선택하기 위해 칼럼 주소가 메모리 장치에 제공될 수 있다. 메모리 장치 부분(300)에 대한 경우와 유사하게, RAB가 요구되는 부분적인 로우 어드레스를 이미 포함하고 있다면, 프리액티브 명령은 옵션일 수 있다. RDB가 요구되는 메모리 콘텐츠를 이미 포함하고 있다면, 활성화 명령은 옵션일 수 있다. 일 구현에서, 프리액티브 및 활성화 명령들 사이의 기간은 예컨대 3 클록 사이클(예컨대, 비휘발성 메모리 장치 DDR800에 대해서는 약 7.5ns)과 같은 최소값을 가질 수 있다. 예컨대 비휘발성 메모리 장치 DDR800에 대해, 활성 및 판독 명령 사이의 기간은 약 80ns일 수 있으나, 청구된 주제는 그렇게 제한되지 않는다.

도 6은 상기 설명한 실시예들의 특정 구현에 따른 메모리 장치에 대한 판독 액세스(600)의 타이밍도이다. 그러한 판독 액세스는, 예컨대 도 2에 도시된 판독 액세스(200)와 유사할 수 있다. 시간(610)에서, 메모리 컨트롤러(도시되지 않음)는 판독 액세스(600)를 시작하기 위해 프리액티브 명령(620)을 시작할 수 있다. 그러한 프리액티브 명령 기간 동안(예컨대, 시간(610)에서 시간(640)까지), 동작들 predec COL ADD, COL 리던던시 계산, 및/또는 비트라인 프리차지가 수행될 수 있다. 예컨대, predec COL ADD 동작은 이진 코드를 물리적 코드로 변환하는 것을 수반할 수 있다. 반면에, JEDEC 표준에 따라, 그러한 동작들은 활성화 명령(630) 동안 수행될 수 있다. 물론, 판독 액세스의 그러한 세부 사항들은 단지 예일 뿐이며, 청구된 주제는 이 점에 제한되지 않는다.

도 7은 메모리 장치(710)를 포함하는 컴퓨팅 시스템(700)의 대표적인 실시예를 도시하는 개략도이다. 컴퓨팅 장치(704)는 메모리 장치(710)를 관리하도록 구성될 수 있는 임의의 장치, 기기, 또는 기계를 대표할 수 있다. 메모리 장치(710)는 메모리 컨트롤러(715) 및 메모리(722)를 포함할 수 있다. 제한적이지 않은 예로서, 컴퓨팅 장치(704)는, 예컨대 데스크톱 컴퓨터, 랩톱 컴퓨터, 워크스테이션, 서버 장치 등과 같은 하나 또는 그 이상의 컴퓨팅 장치들 및/또는 플랫폼들; 예컨대 PDA, 이동 통신 장치 등과 같은 하나 또는 그 이상의 개인 컴퓨팅 또는 통신 장치들 또는 기기들; 예컨대 데이터베이스 또는 데이터 저장 서비스 제공자/시스템과 같은 컴퓨팅 시스템 및/또는 연관된 서비스 제공자; 및/또는 이들의 임의의 조합을 포함할 수 있다.

실시예에서, 컴퓨팅 장치(704)는 버스(740)를 통해 메모리(722)에 동작 가능하도록 연결된 하나 또는 그 이상의 프로세싱 유닛(720)들, 및 호스트 또는 메모리 컨트롤러(715)를 포함할 수 있다. 프로세싱 유닛(720)은 데이터 컴퓨팅 절차 또는 프로세스의 적어도 일부분을 수행하도록 구성 가능한 하나 또는 그 이상의 회로들을 대표한다. 제한적이지 않은 예로서, 프로세싱 유닛(720)은 하나 또는 그 이상의 프로세서, 컨트롤러, 마이크로프로세서, 마이크로컨트롤러, 어플리케이션 특정 집적 회로(ASIC), 디지털 신호 프로세서(DSP), 프로그램 가능한 로직 장치(PLD), 필드 프로그램 가능한 게이트 어레이(FPGA) 등, 또는 그들의 임의의 조합을 포함할 수 있다. 프로세싱 유닛(720)은, 판독, 기입, 및/또는 삭제와 같은 메모리와 연관된 동작들을 처리하기 위해 메모리 컨트롤러(715)와 통신할 수 있다. 프로세싱 유닛(720)은 메모리 컨트롤러(715)와 통신하도록 적응된 운영 체제를 포함할 수 있다. 그러한 운영 체제는, 예컨대 버스(740)를 통해 메모리 컨트롤러(715)로 전송될 명령들을 생성할 수 있다. 그러한 명령들은, 예컨대 판독/기입 명령들을 포함할 수 있다.

메모리(722)는 임의의 데이터 저장 메커니즘을 대표한다. 메모리(722)는, 예컨대 주 메모리(724) 및 또는 보조 메모리(726)를 포함할 수 있다. 특정 실시예에서, 상기 설명한 것과 같이 메모리(722)는 지속적인 메모리의 적어도 일부분을 포함하는 메인 메모리를 포함할 수 있다. 메모리(722)는 지속적인 메모리의 적어도 일부분을 마찬가지로 포함할 수 있는 캐시 메모리를 또한 포함할 수 있다. 특히, 주 메모리(724)는, 예컨대 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM) 등을 포함할 수 있다. 이 예에서 프로세싱 유닛(720)으로부터 분리된 것으로 도시되었으나, 주 메모리(724)의 전부 또는 일부는 프로세싱 유닛(720) 내에 제공되거나, 또는 다른 방법으로 프로세싱 유닛(720)과 병치/연결될(co-located/coupled) 수 있다는 것을 이해해야 한다.

실시예에 따라, 메모리(722)의 하나 또는 그 이상의 부분들은 메모리(722)의 특정 상태에 의해 표현되는 데이터 및/또는 정보를 대표하는 신호들을 저장할 수 있다. 예컨대, 데이터 및/또는 정보를 대표하는 전기 신호는, 데이터 및/또는 정보를 이진 정보(예컨대, 1들 및 0들)로 나타내기 위해 메모리(722)의 그러한 부분들의 상태에 영향을 주거나 또는 변경함으로써 메모리(722)의 일부분에 "저장"될 수 있다. 이와 같이, 특정 구현에서, 데이터 및/또는 정보를 대표하는 신호를 저장하기 위한 메모리의 부분의 상태의 그러한 변경은, 다른 상태 또는 다른 것으로의 메모리(722)의 변환을 구성한다.

보조 메모리(726)는, 예컨대 주 메모리와 동일한 또는 유사한 종류의 메모리, 및/또는 예컨대 디스크 드라이브, 광디스크 드라이브, 테이프 드라이브, 솔리드 스테이트 메모리 드라이브 등과 같은 하나 또는 그 이상의 데이터 스토리지 장치들 또는 시스템들을 포함할 수 있다. 특정 구현들에서, 보조 메모리(726)는 컴퓨터 판독 가능 매체(728)를 동작 가능하도록 수용할 수 있거나, 또는 다른 방법으로 연결되도록 구성 가능할 수 있다. 컴퓨터 판독 가능 매체(728)는, 예컨대 시스템(700)의 하나 또는 그 이상의 장치들을 액세스 가능한 데이터, 코드, 및/또는 명령들을 운반하거나 및/또는 액세스 가능하게 할 수 있는 임의의 매체를 포함할 수 있다.

일 실시예에서, 시스템(700)은 메모리 셀들의 어레이를 포함하는 메모리 장치를 포함할 수 있으며, 메모리 장치는 메모리 셀들에 액세스하기 위한 판독 액세스를 실행하고, 로우 어드레스 기입 동작 및 활성화 명령에 할당된 적어도 하나의 동작을 포함하는 프리액티브 명령을 시작하기 위한 메모리 컨트롤러(715)를 더 포함한다. 시스템(700)은 하나 또는 그 이상의 어플리케이션들을 호스트하고, 메모리 장치 내의 메모리 셀들에의 액세스를 제공하기 위해 메모리 컨트롤러(715)에 판독 명령을 시작하기 위한 프로세서 유닛(720)을 더 포함할 수 있다.

컴퓨팅 장치(704)는, 예컨대 입/출력(732)을 포함할 수 있다. 입/출력(732)은 사람의 및/또는 기계의 입력들을 수신하거나 또는 다른 방법으로 도입하도록 구성 가능할 수 있는 하나 또는 그 이상의 장치들 또는 특징들, 및/또는 사람 및/또는 기계의 출력들을 전달하거나 또는 다른 방법으로 제공하도록 구성 가능할 수 있는 하나 또는 그 이상의 장치들 또는 특징들을 대표한다. 제한적이지 않은 예로서, 입/출력 장치(732)는 동작 가능하도록 구성된 디스플레이, 스피커, 키보드, 마우스, 트랙볼, 터치스크린, 데이터 포트 등을 포함할 수 있다.

현재 실시예로서 간주되는 것들이 예시되고 설명되었으나, 본 기술분야의 기술자들은 청구된 주제로부터 벗어나지 않으면서 다양한 다른 변경들이 행해질 수 있고 동등물들이 대체될 수 있다는 것을 이해할 것이다. 추가적으로, 본원에 설명된 중심 개념으로부터 벗어나지 않으면서 청구된 주제의 가르침에 특정 경우를 적응시키 위한 많은 변경들이 행해질 수 있다. 그러므로, 청구된 주제는 개시된 특정 실시예들에 제한되는 것이 아니라, 그러한 청구된 주제는 첨부된 청구항들 및 그들의 동등물의 범위에 포함되는 모든 실시예들을 또한 포함할 수 있도록 의도된다.

Claims

로우 어드레스 기입 동작 및 비트라인 프리차지 및 칼럼 선택 동작을 포함하는 프리액티브 명령을 수행하고;
칼럼 어드레스 기입 동작 및 로우 디코드 선택 동작을 포함하는 활성화 명령을 수행함으로써,
메모리 어레이에 액세스하기 위한 판독 동작을 실행하는 단계
를 포함하고,
상기 활성화 명령은 상기 프리액티브 명령 당 2회 이상 수행되는 방법.
삭제
제1항에 있어서,
상기 활성화 명령은 상기 비트라인 프리차지 및 칼럼 선택 동작을 포함하지 않는 방법.
제1항에 있어서,
상기 비트라인 프리차지 및 칼럼 선택 동작 후에 상기 활성화 명령을 수행하는 단계를 더 포함하는 방법.
제1항에 있어서,
내부 메모리 어드레스의 어드레스 비트들의 순서를 재배열하는 단계; 및
상기 재배열된 내부 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 어드레스 기입 동작을 수행하는 단계를 더 포함하는 방법.
제1항에 있어서,
상기 프리액티브 명령 동안 제1 메모리 어드레스를 제공하는 단계;
상기 제1 메모리 어드레스에 적어도 부분적으로 기초하여 상기 비트라인 프리차지 및 칼럼 선택 동작을 수행하는 단계;
상기 활성화 명령 동안 제2 메모리 어드레스를 제공하는 단계; 및
상기 제2 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 디코드 선택 동작을 수행하는 단계
를 더 포함하는 방법.
제1항에 있어서,
상기 메모리 어레이는 저전력 더블 데이터 레이트(LPDDR2) 메모리 어레이를 포함하는 방법.
메모리 어레이에 액세스하기 위한 판독 동작을 실행하기 위한 메모리 컨트롤러
를 포함하고,
상기 메모리 컨트롤러는,
로우 어드레스 기입 동작 및 비트라인 프리차지 및 칼럼 선택 동작을 포함하는 프리액티브 명령을 수행하고,
칼럼 어드레스 기입 동작 및 로우 디코드 선택 동작을 포함하는 활성화 명령을 수행하도록 더 구성되고,
상기 활성화 명령은 상기 프리액티브 명령 당 2회 이상 수행되는 메모리 장치.
삭제
제8항에 있어서,
상기 활성화 명령은 상기 비트라인 프리차지 및 칼럼 선택 동작을 포함하지 않는 메모리 장치.
제8항에 있어서,
상기 메모리 컨트롤러는 상기 비트라인 프리차지 및 칼럼 선택 동작 후에 상기 활성화 명령을 수행하도록 더 구성된 메모리 장치.
제8항에 있어서,
상기 메모리 컨트롤러는,
내부 메모리 어드레스의 어드레스 비트들의 순서를 재배열하고;
상기 재배열된 내부 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 어드레스 기입 동작을 수행하도록 더 구성된 메모리 장치.
제8항에 있어서,
상기 메모리 컨트롤러는,
상기 프리액티브 명령 동안 제1 메모리 어드레스를 제공하고;
상기 제1 메모리 어드레스에 적어도 부분적으로 기초하여 상기 비트라인 프리차지 및 칼럼 선택 동작을 수행하고;
상기 활성화 명령 동안 제2 메모리 어드레스를 제공하고;
상기 제2 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 디코드 선택 동작을 수행하도록 더 구성된 메모리 장치.
제8항에 있어서,
상기 메모리 어레이는 저전력 더블 데이터 레이트(LPDDR2) 메모리 어레이를 포함하는 메모리 장치.
시스템으로서,
메모리 셀들의 어레이를 포함하는 메모리 장치 - 상기 메모리 장치는,
상기 메모리 셀들을 액세스하기 위한 판독 동작을 실행하고;
로우 어드레스 기입 동작 및 비트라인 프리차지 및 칼럼 선택 동작을 포함하는 프리액티브 명령을 수행하고;
칼럼 어드레스 기입 동작 및 로우 디코드 선택 동작을 포함하는 활성화 명령을 수행하는 메모리 컨트롤러를 더 포함하고, 상기 활성화 명령은 상기 프리액티브 명령 당 2회 이상 수행됨 -; 및
하나 또는 그 이상의 어플리케이션들을 호스트하고, 상기 메모리 장치 내의 상기 메모리 셀들에의 액세스를 제공하기 위해 상기 메모리 컨트롤러에 상기 판독 동작을 시작하기 위한 프로세서
를 포함하는 시스템.
삭제
제15항에 있어서,
상기 활성화 명령은 상기 비트라인 프리차지 및 칼럼 선택 동작을 포함하지 않는 시스템.
제15항에 있어서,
상기 메모리 컨트롤러는 상기 비트라인 프리차지 및 칼럼 선택 동작 후에 상기 활성화 명령을 수행하도록 구성된 시스템.
제15항에 있어서,
상기 메모리 컨트롤러는,
내부 메모리 어드레스의 어드레스 비트들의 순서를 재배열하고;
상기 재배열된 내부 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 어드레스 기입 동작을 수행하도록 구성된 시스템.
제15항에 있어서,
상기 메모리 컨트롤러는,
상기 프리액티브 명령 동안 제1 메모리 어드레스를 제공하고;
상기 제1 메모리 어드레스에 적어도 부분적으로 기초하여 상기 비트라인 프리차지 및 칼럼 선택 동작을 수행하고;
상기 활성화 명령 동안 제2 메모리 어드레스를 제공하고;
상기 제2 메모리 어드레스에 적어도 부분적으로 기초하여 상기 로우 디코드 선택 동작을 수행하도록 구성된 시스템.
로우 어드레스 기입 동작 및 비트라인 프리차지 및 칼럼 선택 동작을 포함하는 프리액티브 명령을 수행하고;
상기 비트라인 프리차지 및 컬럼 선택 동작 후에 활성화 명령을 수행함으로써,
메모리 어레이에 액세스하기 위한 판독 동작을 실행하는 단계
를 포함하는 방법.