JP2012069102A - 不揮発性メモリの読み出し動作変更 - Google Patents
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Abstract
【解決手段】読み出しアクセス100の特定部分が実行される順番を変更することによって、読み出しアクセスを変更する。プレアクティブコマンドは、ロウアドレス書き込み動作130から構成される。アクティベートコマンドは、読み出しコマンドを導出する多数の動作から構成される。矢印150は、ビット線プレチャージ及びカラム選択動作136が、アクティベートコマンドからプレアクティブコマンドに移動されることを示す。このような移動は、プレアクティブコマンドの持続期間を延長するが、アクティベートコマンドの持続期間を短縮する。実行されたアクティベートコマンドの数が実行されたプレアクティブコマンドの数よりも大きい場合、読み出しアクセスの持続期間を短縮する。
【選択図】図1
Description
Claims (20)
- ロウアドレス書き込み動作と、そうでなければアクティベートコマンドに割り当てられる少なくとも1つの動作と
を含むようにプレアクティブコマンドを実行することによって、
メモリアレイにアクセスするために読み出し動作を実行するステップを具備することを特徴とする方法。 - そうでなければ前記アクティベートコマンドに割り当てられる前記少なくとも1つの動作は、ビット線プレチャージ及びカラム選択動作を備えることを特徴とする請求項1に記載の方法。
- 前記アクティベートコマンドは、ビット線プレチャージ及びカラム選択動作を含まないことを特徴とする請求項1に記載の方法。
- ビット線プレチャージ及びカラム選択動作の後に、前記アクティベートコマンドを実行するステップを更に含むことを特徴とする請求項1に記載の方法。
- 内部メモリアドレスのアドレスビット順を再配列するステップと、
前記ロウアドレス書き込み動作に前記内部メモリアドレスを組み込むステップと
を更に備えることを特徴とする請求項1に記載の方法。 - 前記プレアクティブコマンドに第1のメモリアドレスを与えるステップと、
前記ビット線プレチャージ及びカラム選択動作に前記第1のメモリアドレスを組み込むステップと、
前記アクティベートコマンドに第2のメモリアドレスを与えるステップと、
ロウ選択動作に前記第2のメモリアドレスを組み込むステップと
を更に備えることを特徴とする請求項1に記載の方法。 - 前記メモリアレイは、低消費電力ダブルデータレート(LPDDR2)メモリアレイを備えることを特徴とする請求項1に記載の方法。
- メモリアレイにアクセスするために読み出し動作を実行するメモリコントローラを具備してなり、
前記メモリコントローラは更に、ロウアドレス書き込み動作と、アクティベートコマンドに割り当てられる少なくとも1つの動作とを含むためにプレアクティブコマンドを実行するように適合されていることを特徴とするメモリデバイス。 - 前記アクティベートコマンドに割り当てられる前記少なくとも1つの動作は、ビット線プレチャージ及びカラム選択動作を備えることを特徴とする請求項8に記載のメモリデバイス。
- 前記アクティベートコマンドは、ビット線プレチャージ及びカラム選択動作を含まないことを特徴とする請求項8に記載のメモリデバイス。
- 前記メモリコントローラは、ビット線プレチャージ及びカラム選択動作の後に、前記アクティベートコマンドを実行するように適合されていることを特徴とする請求項8に記載のメモリデバイス。
- 前記メモリコントローラは、
内部メモリアドレスのアドレスビット順を再配列するとともに、
前記ロウアドレス書き込み動作に前記内部メモリアドレスを組み込むように
を更に適合されていることを特徴とする請求項8に記載のメモリデバイス。 - 前記メモリコントローラは、
前記プレアクティブコマンドに第1のメモリアドレスを与え、
前記ビット線プレチャージ及びカラム選択動作に前記第1のメモリアドレスを組み込み、
前記アクティベートコマンドに第2のメモリアドレスを与え、かつ、
ロウ選択動作に前記第2のメモリアドレスを組み込むように
更に適合されていることを特徴とする請求項8に記載のメモリデバイス。 - 前記メモリアレイは、低消費電力ダブルデータレート(LPDDR2)メモリアレイを備えることを特徴とする請求項8に記載のメモリデバイス。
- メモリセルアレイを備えるメモリデバイスと、
1つまたは複数のアプリケーションをホストするとともに、前記メモリデバイスの前記メモリセルにアクセスを与えるように前記メモリコントローラに前記読み出しコマンドを開始するプロセッサと
を具備してなり、前記メモリデバイスは更に、
前記メモリアレイセルにアクセスするように読み出し動作を実行するとともに、
ロウアドレス書き込み動作及びアクティベートコマンドに割り当てられる少なくとも1つの動作を含むようにプレアクティブコマンドを実行するメモリコントローラを備えることを特徴とするシステム。 - 前記アクティベートコマンドに異なって割り当てられた前記少なくとも1つの動作は、ビット線プレチャージ及びカラム選択動作を備えることを特徴とする請求項15に記載のシステム。
- 前記アクティベートコマンドは、ビット線プレチャージ及びカラム選択動作を含まないことを特徴とする請求項15に記載のシステム。
- 前記メモリコントローラは、ビット線プレチャージ及びカラム選択動作の後に、前記アクティベートコマンドを実行するように適合されていることを特徴とする請求項15に記載のシステム。
- 前記メモリコントローラは、
内部メモリアドレスのアドレスビット順を再配列するとともに、
前記ロウアドレス書き込み動作に前記内部メモリアドレスを組み込むように
適合されていることを特徴とする請求項15に記載のシステム。 - 前記メモリコントローラは、
前記プレアクティブコマンドに第1のメモリアドレスを与え、
前記ビット線プレチャージ及びカラム選択動作に前記第1のメモリアドレスを組み込み、
前記アクティベートコマンドに第2のメモリアドレスを与え、かつ、
ロウ選択動作に前記第2のメモリアドレスを組み込むように
適合されていることを特徴とする請求項15に記載のシステム。
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