KR102452623B1 - 기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법 - Google Patents

기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법이 제공된다. 저항성 메모리 장치는 액티브 커맨드와 기입 커맨드에 응답하여 제1 기입 동작을 수행하고, 기입 액티브 커맨드와 기입 커맨드에 응답하여 제2 기입 동작을 수행한다. 제1 기입 동작은 액티브 커맨드에 의한 뱅크 액티브 상태에서 메모리 셀에 저장된 데이터를 독출하는 독출 데이터 판독 동작과, 기입 커맨드에 의한 제1 기입 모드 상태에서 기입 데이터를 수신하여 독출 데이터와 비교하는 비교 동작을 포함한다. 제2 기입 동작은 기입 액티브 커맨드에 의한 프리-액티브 상태와 기입 커맨드에 의한 제2 기입 모드 상태에서 제1 기입 동작의 독출 데이터 판독 동작과 비교 동작을 포함하지 않는다.

Description

기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법 {Operation method and resistive memory device for reducing write latency}
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 기입 레이턴시를 줄일 수 있는 저항성 메모리 장치 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 장치로서, PRAM(Phase change RAM), RRAM(Resistive RAM), MRAM(Magnetic RAM) 등과 같은 저항성 메모리들이 알려져 있다. 저항성 메모리들은 저항 상태의 변화에 의해 데이터를 저장하는 가변 저항 소자를 메모리 셀로서 이용하고 있다. 이러한 메모리 셀을 복수의 비트라인들과 복수의 워드라인들과의 교차점에 배치함으로써 크로스-포인트형의 저항성 메모리 장치가 구성된다. 저항성 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항값이 가변되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 불휘발성 특성을 가진다는 것이다. 이러한 저항성 메모리 장치에서 메모리 셀은 적어도 하나의 저항 소자와 적어도 하나의 스위칭 소자를 포함할 수 있고, 메모리 셀에 연결된 워드라인과 비트라인의 전류 또는 전압을 제어하여 저항 소자의 저항값을 변경함으로써 데이터를 저장한다.
특히, 상변화 메모리 장치에서, 데이터의 기입 또는 프로그램에는 많은 시간이 소요되는데, 데이터 기입 동작에 소요되는 시간을 줄여 기입 레이턴시를 줄일 수 있는 방안이 요구된다.
본 발명의 목적은 데이터 기입 동작 시간을 줄여 기입 레이턴시를 줄일 수 있는 저항성 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치의 동작 방법은 메모리 셀 어레이를 억세스하는 기입 동작을 포함하고, 기입 동작은 액티브 커맨드와 기입 커맨드에 기초하여 수행되는 제1 기입 동작과 기입 액티브 커맨드와 기입 커맨드에 기초하여 수행되는 제2 기입 동작을 포함한다. 제1 기입 동작은 액티브 커맨드에 응답하여 메모리 셀 어레이로부터 독출 데이터를 래치하는 독출 데이터 판독 동작을 포함하고, 제2 기입 동작은 독출 데이터 판독 동작을 포함하지 않는다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 독출 데이터 판독 동작에 의해 메모리 셀 어레이의 메모리 셀들로부터 독출 데이터를 래치하는 독출 데이터 래치, 메모리 셀 어레이의 메모리 셀들에 기입될 기입 데이터를 래치하는 기입 데이터 래치, 그리고 액티브 커맨드와 기입 커맨드에 기초하여 독출 데이터 판독 동작을 포함하는 제1 기입 동작을 수행하고, 기입 액티브 커맨드와 기입 커맨드에 기초하여 독출 데이터 판독 동작을 포함하지 않는 제2 기입 동작을 수행하도록 제어하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 저항성 메모리 장치와 저항성 메모리 장치의 동작을 제어하는 메모리 콘트롤러를 포함한다. 저항성 메모리 장치는 메모리 셀들로부터 독출 데이터를 래치하는 독출 데이터 래치, 메모리 셀들에 기입될 기입 데이터를 래치하는 기입 데이터 래치, 그리고 메모리 콘트롤러로부터 액티브 커맨드와 기입 커맨드를 수신하여 제1 기입 동작을 수행하고, 메모리 콘트롤러로부터 기입 액티브 커맨드와 기입 커맨드를 수신하여 제2 기입 동작을 수행하도록 제어하는 제어 회로를 포함하고, 제1 기입 동작은 독출 데이터의 비트들과 기입 데이터의 비트들을 각각 비교하여 상이한 데이터 비트들에 대한 기입 동작을 수행하고, 제2 기입 동작은 기입 데이터의 비트들 전체에 대하여 기입 동작을 수행한다.
본 발명의 저항성 메모리 장치는, 기입 액티브 커맨드에 의한 프리-액티브 상태에서 독출 데이터 판독 동작을 수행하지 않고 독출 데이터와 기입 데이터와의 비교 동작 없이 기입 동작을 수행함에 따라, 기입 레이턴시를 줄일 수 있어 기입 동작 속도가 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 저항성 메모리 장치의 동작 방법이 적용되는 하나의 메모리 셀을 나타내는 도면이다.
도 2는 도 1의 메모리 셀에 인가되는 기입 펄스를 설명하는 도면이다.
도 3a 내지 도 3c는 도 1의 메모리 셀의 특성을 설명하는 도면들이다.
도 4는 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이를 설명하는 회로 다이어그램이다.
도 6a 내지 도 6c는 도 5의 메모리 셀 어레이에 포함된 메모리 셀의 변형 예들을 설명하는 도면들이다.
도 7은 본 발명의 실시예에 따른 저항성 메모리 장치를 설명하는 블록도이다.
도 8은 본 발명의 개념적 실시예에 따라 저항성 메모리 장치의 상태 다이어그램을 예시적으로 설명하는 도면이다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 저항성 메모리 장치의 독출 동작과 기입 동작의 타이밍 다이어그램들이다.
도 10은 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 11는 본 발명의 실시예들에 따른 저항성 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 저항성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 발명의 실시예에 따른 저항성 메모리 장치의 동작 방법이 적용되는 하나의 메모리 셀을 나타내는 도면이다.
도 1을 참조하면, 메모리 셀(MC)은 가변 저항 소자(R)와 스위칭 소자(SW)로 구성될 수 있다. 스위칭 소자(SW)는 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 가변 저항 소자(R)는 도 1에서 확대되어 도시된 바와 같이, 게르마늄, 안티몬 및 텔루르 혼합물(GST, Ge-Sb-Te)로 이루어진 상변화막(11), 상변화막(11) 상부에 형성된 상부 전극(12), 그리고 상변화막(11) 하부에 형성된 하부 전극(13)을 포함할 수 있다.
GST 물질은 비교적 높은 저항율(resistivity)을 갖는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 갖는 결정 상태(crystalline state) 사이에서 프로그램될 수 있다. GST 물질을 가열함으로써 GST 물질이 프로그램될 수 있다. 가열의 크기 및 시간은 GST 물질이 비결정 상태 또는 결정 상태로 남아있는지의 여부를 결정할 수 있다. 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 "0" 또는 로직 "1"로 나타낼 수 있으며, GST 물질의 저항율을 측정함으로써 감지될 수 있다. 이와 반대로, 높은 저항율 및 낮은 저항율은 각각 프로그램된 값들 로직 "1" 또는 로직 "0"로 나타낼 수 있다.
도 1에서, 메모리 셀(MC)에 펄스 전류(I)가 인가되면, 인가된 펄스 전류(I)는 하부 전극(13)을 통해 흐르게 된다. 매우 짧은 시간 동안 펄스 전류(I)가 메모리 셀(MC)에 인가되면, 인가된 펄스 전류(I)는 하부 전극(13)의 인접한 막만이 주울열(Joule's heat)로 가열된다. 이 때, 가열 프로파일(heating profile)의 차이에 의해서 상변화막(11)의 일부(도 1에서 해칭된 부분)가 결정 상태(또는 셋(SET) 상태)가 되거나 비결정 상태(또는 리셋(RESET) 상태)가 된다.
도 2는 도 1의 메모리 셀에 인가되는 기입 펄스를 설명하는 도면이다.
도 2를 참조하면, 상변화막(11)을 비결정 상태(또는 리셋 상태)로 만들기 위해서는, 메모리 셀(MC)에 높은 전류의 리셋 펄스(I1)가 짧은 시간 동안 인가된 후 제거된다. 상변화막(11)을 결정 상태(또는 셋 상태)로 만들기 위해서는 리셋 펄스(I1)보다 낮은 전류의 셋 펄스(I2)가 메모리 셀(MC)에 인가되고, 인가된 셋 펄스(I2)는 상변화막(11)이 결정화되도록 일정 시간 동안 유지된 후 제거된다. 메모리 셀(MC)은 상술한 방식에 따라 결정 상태 또는 비결정 상태 중 어느 하나로 설정될 수 있다. 여기에서, TP1은 상변화막(11)의 결정화 온도를 나타내고, TP2는 상변화막(11)의 녹는점을 나타낸다.
도 3a 내지 도 3c는 도 1의 메모리 셀의 특성을 설명하는 도면들이다.
도 3a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀들의 이상적인 산포를 보여준다. 도 3a에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 셀(MC)의 가변 저항 소자(R)는 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 메모리 셀(MC)에 기입 펄스를 인가하여 가변 저항 소자(R)를 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 가변 저항 소자(R)를 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀(MC)에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 리셋 데이터(로직 "0")인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 셋 데이터(로직 "1") 것으로 판단할 수 있다. 메모리 셀(MC)이 계속해서 리셋 데이터(로직 "0")로 설정되거나 셋 데이터(로직 "1")로 설정되는 경우, 도 3b 및 도 3c에 도시된 바와 같이, 메모리 셀(MC)의 성능이 저하될 수 있다.
도 3b를 참조하면, 높은 전류의 인가를 통해 로직 "0"의 리셋 데이터로 계속해서 프로그램되는 메모리 셀의 예시적인 성능을 보여준다. 도 3b에서, 가로축은 프로그램 사이클 수를 나타내고, 세로축은 저항을 나타낸다. 초기에 메모리 셀(MC)의 저항성이 잘 작용(behave)하여 상변화막(11)은 높은 저항을 나타낸다. 그러나, 메모리 셀(MC)이 로직 "1"의 셋 데이터로의 임의로 개재하는(intervening) 프로그래밍없이 계속해서 로직 "0"의 리셋 데이터로 프로그램되면, 메모리 셀(MC)의 저항은 감소될 수 있다. 이에 따라, 로직 "1"의 셋 데이터와 로직 "0"의 리셋 데이터 사이의 센싱 마진이 감소하기 때문에, 결과적으로, 로직 "0"의 리셋 데이터의 센싱이 보다 불확실해지거나 더 느려지거나 또는 일반적으로 더 신뢰할 수 없게 된다.
도 3c를 참조하면, 로직 "0"의 리셋 데이터의 저하(degradation)가 로직 "1"의 셋 데이터에서도 존재할 수 있음을 보여준다. 메모리 셀(MC)이 로직 "0"의 리셋 데이터로의 임의로 개재하는 프로그래밍없이 계속해서 로직 "1"의 셋 데이터로 프로그램되면, 메모리 셀의 저항은 프로그램 사이클 수의 함수로서 증가할 수 있다. 로직 "1"의 셋 데이터의 저하는 로직 "0"의 리셋 데이터의 저하 대비 잘 알려지지 않았지만, 로직 "1"의 셋 데이터의 저항성의 우연한(inadvertent) 증가는 로직 "1"의 셋 데이터와 로직 "0"의 리셋 데이터 사이의 센싱 마진을 감소시키며, 저항성 메모리 장치의 신뢰성을 감소시키는 경향이 있다.
이러한 메모리 셀(MC)의 저항성 저하 문제들을 해결하기 위하여, 저항성 메모리 장치는 특정 어드레스에 대한 기입 커맨드 동안 메모리 셀들(MC)에 기입될 기입 데이터를 래치하고, 그 어드레스에 현재 존재하는 데이터를 독출하고 래치할 수 있다. 래치된 기입 데이터와 래치된 독출 데이터는 비트들이 매칭되는지 여부를 결정하기 위하여 비트별(bit-by-bit)로 비교될 수 있다. 그 비교의 결과들은 상이한 데이터 비트들만이 메모리 셀들(MC)에 프로그램되고 매칭 데이터 비트들은 불필요하게 프로그램되지 않는 효과를 갖는다. 프로그램 동작에서 매칭 데이터 비트들이 무시되기 때문에, 중복(redundant) 프로그램과 연관된 신뢰성 문제들이 완화될 수 있다.
그런데, 중복 프로그램을 방지하기 위하여, 기입 동작에서 메모리 셀 데이터를 독출하고 독출 데이터를 래치하고 기입 데이터와 독출 데이터를 비교하는데 소요되는 시간은 기입 레이턴시가 길어지는 문제점을 유발한다. 저항성 메모리 장치의 기입 레이턴시를 줄이기 위하여, 기입 동작에서 메모리 셀 데이터의 독출, 래치 및 비교 동작을 수행하지 않는다면, 궁극적으로 기입 동작 시간을 줄일 수 있을 것이다. 이하, 본 발명은 기입 액티브 커맨드와 기입 커맨드를 이용하여 기입 동작을 수행함에 따라 기입 레이턴시를 줄이는 저항성 메모리 장치에 대하여 구체적으로 설명된다.
도 4는 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410) 및 저항성 메모리 장치(420)를 포함할 수 있다. 메모리 콘트롤러(410)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 저항성 메모리 장치(420)에 저장된 데이터를 독출하도록 또는 저항성 메모리 장치(420)에 데이터를 기입하도록 저항성 메모리 장치(420)를 제어할 수 있다. 메모리 콘트롤러(410)는 저항성 메모리 장치(420)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 저항성 메모리 장치(420)에 대한 기입, 프로그램 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(410)와 저항성 메모리 장치(420) 사이에서 송수신될 수 있다.
메모리 콘트롤러(410)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 콘트롤러(410)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(HOST) 및 메모리 콘트롤러(410) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(410)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(HOST)와 통신하도록 구성될 수 있다.
저항성 메모리 장치(420)는 메모리 셀 어레이(510) 및 제어 회로(520)를 포함할 수 있다. 메모리 셀 어레이(510)는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 복수의 비트라인들과 복수의 워드라인들과의 교차점에 배치될 수 있다. 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라, 도 3a에 도시된 바와 같이, 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(510)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(510)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수의 메모리 셀들은 저장되는 데이터에 따라 가변되는 저항을 갖는 가변 저항 소자를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치(420)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치(420)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치(420)는 MRAM이 될 수 있다.
메모리 셀 어레이(510)는, 도 5에 도시된 바와 같이, 수평 구조의 2차원 메모리일 수 있고, 복수의 워드라인들(WL1 내지 WLn), 복수의 비트라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(510)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함하는 1D1R 타입의 메모리 셀일 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드라인들(WL1 내지 WLn) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드라인과 비트라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 5에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 5의 메모리 셀(MC)의 변형 예들이 도 6a 내지 도 6c에 도시된다. 도 6a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트라인(BL)과 워드라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 6b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 비트라인(BL) 사이에 연결되며, 가변 저항 소자(Rb)는 워드라인(WL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류가 차단될 수 있다.
도 6c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 6c의 실시예에서는 가변 저항 소자(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 비트라인(BL) 사이에 연결되며, 가변 저항 소자(R)는 소스 라인(SL)과 트랜지스터(TR) 사이에 연결될 수 있다. 소스 라인(SL)은 접지 전압 라인일 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
다시 도 4에서, 제어 회로(520)는 메모리 콘트롤러(410)로부터 수신되는 커맨드(CMD)에 응답하여 메모리 셀 어레이(510)로/로부터의 기입, 프로그램 및 독출 동작을 제어할 수 있다. 제어 회로(520)는 액티브 커맨드(ACT)와 함께 수신되는 뱅크 어드레스 및/또는 로우 어드레스를 포함하는 어드레스(ADDR)에 기초하여 메모리 셀 어레이(510)의 뱅크 액티브 상태를 제어할 수 있다. 제어 회로(520)는 뱅크 액티브 상태에서 뱅크 어드레스에 대응하여 액티브되는 뱅크와 상관된 회로들을 인에이블시키고, 액티브된 뱅크에서 로우 어드레스를 디코딩하여 선택되는 워드라인을 활성화시키고, 선택된 워드라인에 연결된 메모리 셀 어레이(510)의 메모리 셀들의 데이터를 독출하여 래치하는 독출 데이터 판독 동작을 수행할 수 있다.
제어 회로(520)는 독출 커맨드(RD, 도 8)에 응답하여 독출 동작을 수행할 수 있다. 제어 회로(520)는 뱅크 액티브 상태의 메모리 셀 어레이(510)로부터 독출된 데이터를 출력 데이터(DATA)로서 메모리 콘트롤러(410)로 출력할 수 있다.
제어 회로(520)는 액티브 커맨드(ACT)와 기입 커맨드(WR, 도 8)에 응답하여 제1 기입 동작을 수행할 수 있다. 제어 회로(520)는 제1 기입 동작에서 기입 커맨드(WR)와 함께 수신되는 기입 데이터를 래치하고, 뱅크 액티브 상태의 메모리 셀 어레이(510)로부터 독출된 데이터의 비트들과 기입 데이터의 비트들 각각을 비교할 수 있다. 비교 결과, 제어 회로(520)는 기입 확정 커맨드(WC, 도 8)에 응답하여 독출 데이터 비트와 상이한 기입 데이터 비트를 액티브된 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램할 수 있다.
제어 회로(520)는 기입 액티브 커맨드(WACT)와 기입 커맨드(WR)에 응답하여 제2 기입 동작을 수행할 수 있다. 제어 회로(520)는 제2 기입 동작에서 기입 액티브 커맨드(WACT)와 함께 수신되는 뱅크 어드레스 및/또는 로우 어드레스를 포함하는 어드레스(ADDR)에 기초하여 메모리 셀 어레이(510)의 프리 액티브 상태를 제어할 수 있다. 제어 회로(520)는 프리-액티브 상태에서 뱅크 어드레스에 대응하여 액티브되는 뱅크와 상관된 회로들을 인에이블시키고, 액티브된 뱅크에서 로우 어드레스를 디코딩하여 선택되는 워드라인을 활성화시킬 수 있다. 제어 회로(520)는 제2 기입 동작에서 기입 커맨드(WR)와 함께 수신되는 기입 데이터를 래치할 수 있다. 제어 회로(520)는 기입 확정 커맨드(WC)에 응답하여 기입 데이터 비트들 전체를 액티브된 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램할 수 있다.
상술한 바와 같이, 제어 회로(520)는 기입 액티브 커맨드(WACT)와 기입 커맨드(WR)에 응답하여 수행되는 제2 기입 동작에서 제1 기입 동작의 독출 데이터 판독 동작과 비교 동작을 수행하지 않는다. 이에 따라, 제2 기입 동작에 소요되는 시간은 제1 기입 동작 시간에 비해 감소될 수 있다. 저항성 메모리 장치(420)는 제1 기입 동작 또는 제2 기입 동작을 선택적으로 사용할 수 있고, 특히 선택적인 제2 기입 동작을 이용하여 기입 동작 시간을 줄임에 따라 기입 레이턴시를 줄일 수 있어 기입 동작 속도가 개선될 수 있다.
메모리 콘트롤러(410) 및 저항성 메모리 장치(420)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 콘트롤러(410) 및 저항성 메모리 장치(420)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 콘트롤러(410) 및 저항성 메모리 장치(420)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 콘트롤러(410) 및 저항성 메모리 장치(420)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 7은 본 발명의 실시예에 따른 저항성 메모리 장치를 설명하는 블록도이다. 도 7의 저항성 메모리 장치(420)는 도 4의 메모리 시스템(400)에 포함된 저항성 메모리 장치(420)의 일 예를 보여준다.
도 7을 참조하면, 저항성 메모리 장치(420)는 4-뱅크 구성으로 구현될 수 있다. 각 뱅크에 연결되는 회로는 메모리 셀 어레이(510), 워드라인(WL)을 선택하기 위하여 로우 어드레스를 디코딩하는 로우 디코더(532), 선택된 칼럼 스위치를 온 상태로 셋팅하기 위하여 칼럼 어드레스를 디코딩하는 칼럼 디코더(542), 센스앰프 및 독출 데이터 래치(550), 그리고 기입 드라이버 및 기입 데이터 래치(560)를 포함할 수 있다. 본 실시예에서는 저항성 메모리 장치(420)가 4-뱅크 구성으로 구현되는 것으로 설명하고 있으나, 이에 한정되지 않고, 다른 실시예에서 다양한 수의 뱅크들로 구성될 수 있다.
또한, 각 뱅크들에 공통적으로 연결되는 회로는 제어 회로(520), 스테이트 머신(522), 로우 어드레스 버퍼(530), 칼럼 어드레스 버퍼(540), 데이터 출력 버퍼(570), 그리고 데이터 입력 버퍼(580)를 포함할 수 있다. 로우 어드레스 버퍼(530)와 칼럼 어드레스 버퍼(540)는 어드레스 터미널(504)에 연결되고, 어드레스 터미널(504)을 통하여 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스가 입력될 수 있다.
제어 회로(520)는 커맨드 터미널(502)과 연결되고, 커맨드 터미널(502)은 클럭 신호(CLK), 클럭 인에이블 신호(/CKE), 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기입 인에이블 신호(/WE), 데이터 마스크 신호(DQM) 등이 입력될 수 있다. 제어 회로(520)는 커맨드 터미널(502)로 인가되는 신호들을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 스테이트 머신(522)는 제어 회로(520)의 커맨드(CMD)에 기초하여 각 억세스 사이클에 따른 상태들(도 8)을 제어할 수 있다.
각 뱅크의 센스앰프 및 독출 데이터 래치(550)는 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들로부터 독출된 데이터를 래치하고, 해당 뱅크의 독출 동작 시, 독출 데이터는 데이터 출력 버퍼(570)를 통해 데이터 터미널(506)로 출력될 수 있다. 각 뱅크의 기입 드라이버 및 기입 데이터 래치(560)는 데이터 터미널(506)과 데이터 입력 버퍼(580)를 통해 인가되는 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 기입될 기입 데이터를 래치할 수 있다.
각 뱅크의 기입 드라이버 및 기입 데이터 래치(560)는 해당 뱅크의 기입 동작 시, 센스앰프 및 독출 데이터 래치(550)에 래치된 독출 데이터와 기입 드라이버 및 기입 데이터 래치(560)에 래치된 기입 데이터를 비교할 수 있다. 비교 결과, 상이한 기입 데이터 비트들만이 기입 드라이버 및 기입 데이터 래치(560)에 의해 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램될 수 있다.
또한, 각 뱅크의 기입 드라이버 및 기입 데이터 래치(560)는 해당 뱅크의 기입 동작 시, 센스앰프 및 독출 데이터 래치(550)에 래치된 독출 데이터와 기입 드라이버 및 기입 데이터 래치(560)에 래치된 기입 데이터의 비트별 비교 없이, 기입 데이터 비트들 전체를 기입 드라이버 및 기입 데이터 래치(560)에 의해 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램할 수 있다.
도 8은 본 발명의 개념적 실시예에 따라 저항성 메모리 장치의 상태 다이어그램을 예시적으로 설명하는 도면이다.
도 8을 참조하면, 저항성 메모리 장치(420, 도 7)는 다수개의 동작 모드 상태들의 어느 하나에 있을 수 있다. 예를 들어, 저항성 메모리 장치(420)는 아이들 상태(810), 파워다운 모드 상태(820), 뱅크 액티브 상태(830), 독출 모드 상태(840), 제1 기입 모드 상태(850), 제2 기입 모드 상태(880), 프로그램 모드 상태들(860, 890), 그리고 프리-액티브 상태(870)를 가질 수 있다.
아이들 상태(810)는 저항성 메모리 장치(420)가 동작하지 않을 때, 즉 저항성 메모리 장치(420)가 억세스되지 않을 때를 나타낸다. 예를 들면, 메모리 콘트롤러(410, 도 4)의 커맨드(CMD) 발행이 없을 때 또는 호스트(도 4)가 슬립 모드(Sleep mode)일 때, 저항성 메모리 장치(420)는 아이들 상태(810)에 있을 수 있다.
파워다운 모드 상태(820)는 저항성 메모리 장치(420)가 아이들 상태(810)에 서 파워다운 진입 커맨드(PDE, 821)에 응답하여 저항성 메모리 장치(420) 내부의 회로들 대부분이 디세이블되는 파워다운 상태를 나타낸다. 파워다운 모드 상태(820)는 저항성 메모리 장치(420)의 전력 소비가 최저인 상태이다. 저항성 메모리 장치(420)는 파워다운 탈출 커맨드(PDX, 822)에 응답하여 파워다운 모드 상태(820)에서 디세이블되었던 회로들을 인에이블시키고 아이들 상태(810)로 천이할 수 있다.
뱅크 액티브 상태(830)는 저항성 메모리 장치(420)가 아이들 상태(810)에 서 액티브 커맨드(ACT, 831)에 응답하여 독출, 기입, 프로그램 및 다른 동작들을 수행하는 노멀 동작 중에 있는 상태를 나타낸다. 액티브 커맨드(ACT)는 뱅크 어드레스 및 로우 어드레스와 함께 저항성 메모리 장치(420)로 인가될 수 있다. 뱅크 액티브 상태(830)는 뱅크 어드레스에 대응하여 액티브되는 뱅크와 상관된 회로들이 인에이블될 수 있다. 이하, 설명의 편의를 위하여, 뱅크 액티브 상태(830)는 뱅크 어드레스에 의해 제1 뱅크(BANK0)가 액티브된다고 가정하자.
제1 뱅크(BANK0)가 액티브된 뱅크 액티브 상태(830)에서, 로우 어드레스를 디코딩하는 로우 디코더(532)에 의해 선택되는 워드라인(WL)에 연결된 메모리 셀 어레이(510)의 메모리 셀들의 데이터가 독출되어 센스앰프 및 독출 데이터 래치(550)에 래치될 수 있다. 제1 뱅크(BANK0)의 뱅크 액티브 상태(830)에서 다른 뱅크, 예컨대, 제2 내지 제4 뱅크들(BANK1, BANK2, BANK3) 중 어느 하나를 액티브시키기 위한 액티브 커맨드(ACT, 832)가 저항성 메모리 장치(420)로 재인가될 수 있다.
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 파워다운 진입 커맨드(PDE, 823)에 응답하여 파워다운 상태로 천이하고, 파워다운 탈출 커맨드(PDX, 824)에 응답하여 파워다운 모드 상태(820)에서 뱅크 액티브 상태(830)로 천이할 수 있다.
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 독출 커맨드(RD, 841)에 응답하여 독출 동작을 수행하는 독출 모드 상태(840)로 천이할 수 있다. 독출 모드 상태(840)는 제1 뱅크(BANK0)의 뱅크 액티브 상태(830)에서 센스앰프 및 독출 데이터 래치(550)에 래치된 메모리 셀 어레이(510)의 독출 데이터를 데이터 출력 버퍼(570)를 통해 데이터 터미널(506)로 출력할 수 있다. 독출 모드 상태(840)에서 독출 동작이 완료되면, 저항성 메모리 장치(420)는 자동적으로 뱅크 액티브 상태(830)로 천이할 수 있다(842).
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 기입 커맨드(WR, 851)에 응답하여 기입 동작을 수행하는 제1 기입 모드 상태(850)로 천이할 수 있다. 제1 기입 모드 상태(850)는 데이터 터미널(506)과 데이터 입력 버퍼(580)를 통해 입력되는 기입 데이터를 제1 뱅크(BANK)의 기입 드라이버 및 기입 데이터 래치(560)에 래치할 수 있다. 그리고, 제1 기입 모드 상태(850)는 제1 뱅크(BANK0)의 센스앰프 및 독출 데이터 래치(550)에 래치된 독출 데이터의 각각의 비트와 기입 드라이버 및 기입 데이터 래치(560)에 래치된 기입 데이터의 각각의 비트를 비교할 수 있다. 제1 기입 모드 상태(850)에서의 비교 결과, 독출 데이터 비트와 상이한 기입 데이터 비트는 제1 뱅크(BANK)의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램될 수 있다. 제1 기입 모드 상태(850)에서 기입 동작이 완료되면, 저항성 메모리 장치(420)는 자동적으로 뱅크 액티브 상태(830)로 천이할 수 있다(852).
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 기입 확정(write confirm) 커맨드(WC, 861)에 응답하여 프로그램 동작을 수행하는 프로그램 모드 상태(860)로 천이할 수 있다. 프로그램 모드 상태(860)는 제1 기입 모드 상태(850)에서의 비교 결과, 독출 데이터 비트와 상이한 기입 데이터 비트에 대하여 선택적으로 프로그램 동작을 수행할 수 있다. 도 2 및 도 3에 도시된 바와 같이, 리셋 데이터의 프로그램 동작은 리셋 펄스(I1)를 짧은 시간 동안 메모리 셀(MC)에 인가함에 의해 수행될 수 있다. 셋 데이터의 프로그램 동작은 리셋 펄스(I1)보다 적은 셋 펄스(I2)가 메모리 셀(MC)의 상변화막(11)이 결정화되도록 일정 시간 동안 메모리 셀(MC)에 인가함에 의해 수행될 수 있다. 프로그램 모드 상태(860)에서 프로그램 동작의 수행이 완료되면, 저항성 메모리 장치(420)는 자동적으로 뱅크 액티브 상태(830)로 천이할 수 있다.
프리-액티브 상태(870)는 저항성 메모리 장치(420)가 아이들 상태(810)에서 기입 액티브 커맨드(WACT, 871)에 응답하여 기입 동작 또는 프로그램 동작을 수행할 수 있는 상태를 나타낸다. 기입 액티브 커맨드(WACT)는 뱅크 어드레스 및 로우 어드레스와 함께 저항성 메모리 장치(420)로 인가될 수 있다. 프리-액티브 상태(870)는 뱅크 어드레스에 대응하여 액티브되는 뱅크, 예컨대 제1 뱅크(BANK0)와 상관된 회로들이 인에이블될 수 있다.
프리-액티브 상태(870)에서 다른 뱅크, 예컨대, 제2 내지 제4 뱅크들(BANK1, BANK2, BANK3) 중 어느 하나를 액티브시키기 위한 액티브 커맨드(ACT, 833)가 저항성 메모리 장치(420)로 인가될 수 있다. 저항성 메모리 장치(420)는 액티브 커맨드(ACT, 833)에 응답하여 프리-액티브 상태(870)에서 뱅크 액티브 상태(830)로 천이할 수 있다.
저항성 메모리 장치(420)는 프리-액티브 상태(870)에서 기입 커맨드(WR, 881)에 응답하여 기입 동작을 수행하는 제2 기입 모드 상태(880)로 천이할 수 있다. 제2 기입 모드 상태(880)는 데이터 터미널(506)과 데이터 입력 버퍼(580)를 통해 입력되는 기입 데이터를 제1 뱅크(BANK)의 기입 드라이버 및 기입 데이터 래치(560)에 래치할 수 있다. 제2 기입 모드 상태(880)에서 기입 동작이 완료되면, 저항성 메모리 장치(420)는 자동적으로 프리-액티브 상태(870)로 천이할 수 있다(882).
저항성 메모리 장치(420)는 프리-액티브 상태(870)에서 기입 확정 커맨드(WC, 891)에 응답하여 프로그램 동작을 수행하는 프로그램 모드 상태(890)로 천이할 수 있다. 프로그램 모드 상태(890)는 제2 기입 모드 상태(880)에서 입력된 기입 데이터 비트들 전체에 대하여 프로그램 동작을 수행할 수 있다. 도 2 및 도 3에 도시된 바와 같이, 리셋 데이터의 프로그램 동작은 리셋 펄스(I1)를 짧은 시간 동안 메모리 셀(MC)에 인가함에 의해 수행될 수 있다. 셋 데이터의 프로그램 동작은 리셋 펄스(I1)보다 적은 셋 펄스(I2)가 메모리 셀(MC)의 상변화막(11)이 결정화되도록 일정 시간 동안 메모리 셀(MC)에 인가함에 의해 수행될 수 있다. 프로그램 모드 상태(890)에서 기입 데이터 비트들 전체에 대한 프로그램 동작의 수행이 완료되면, 저항성 메모리 장치(420)는 자동적으로 프리-액티브 상태(870)로 천이할 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 저항성 메모리 장치의 독출 동작과 기입 동작의 타이밍 다이어그램들이다.
도 7 및 도 8과 연계하여 도 9a를 참조하면, 저항성 메모리 장치(420)의 독출 동작의 타이밍 다이어그램을 보여준다. 독출 동작은 액티브 커맨드(ACT)와 독출 커맨드(RD)에 의해 수행될 수 있다. 액티브 커맨드(ACT)의 시작부터 독출 커맨드(RD)의 시작까지의 기간(time span) 동안, 저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에 있을 수 있다.
뱅크 액티브 상태(830) 동안, 저항성 메모리 장치(420)는 로우 디코드 동작(910)과 독출 데이터 판독 동작(912)을 수행할 수 있다. 로우 디코드 동작(910)은 저항성 메모리 장치(420)로 인가되는 뱅크 어드레스 및 로우 어드레스를 수신하고, 뱅크 어드레스에 대응하는 뱅크를 액티브시키고, 액티브된 뱅크의 로우 디코더(532)를 이용하여 로우 어드레스를 디코딩하고, 선택된 워드라인을 활성화시키는 동작을 포함할 수 있다. 독출 데이터 판독 동작(912)은 로우 디코더(532)에 의해 선택되는 워드라인(WL)에 연결된 메모리 셀 어레이(510)의 메모리 셀들의 데이터를 독출하여 센스앰프 및 독출 데이터 래치(550)에 래치하는 독출 데이터 판독 동작(912)을 포함할 수 있다.
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 독출 커맨드(RD)에 의해 독출 모드 상태(840)로 천이할 수 있다. 독출 모드 상태(840)는 칼럼 디코드 동작(920)과 독출 데이터 출력 동작(922)을 수행할 수 있다. 칼럼 디코드 동작(920)는 저항성 메모리 장치(420)로 인가되는 칼럼 어드레스를 수신하고, 액티브된 뱅크의 칼럼 디코더(542)를 이용하여 칼럼 어드레스를 디코딩하는 동작을 포함할 수 있다. 독출 데이터 출력 동작(922)은 뱅크 액티브 상태(830)에서 센스앰프 및 독출 데이터 래치(550)에 래치된 메모리 셀 어레이(510)의 독출 데이터를 데이터 출력 버퍼(570)를 통해 데이터 터미널(506)로 출력하는 동작을 포함할 수 있다.
도 9b를 참조하면, 저항성 메모리 장치(420)의 제1 기입 동작의 타이밍 다이어그램을 보여준다. 제1 기입 동작은 액티브 커맨드(ACT)와 기입 커맨드(WR)에 의해 수행될 수 있다. 액티브 커맨드(ACT)의 시작부터 기입 커맨드(WR)의 시작까지의 기간 동안, 저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에 있을 수 있다.
뱅크 액티브 상태(830) 동안, 저항성 메모리 장치(420)는 도 9a에서 설명된 바와 같이, 액티브된 뱅크의 선택된 워드라인(WL)을 활성화시키는 로우 디코드 동작(910)과 독출 데이터를 센스앰프 및 독출 데이터 래치(550)에 래치하는 독출 데이터 판독 동작(912)을 수행할 수 있다.
저항성 메모리 장치(420)는 뱅크 액티브 상태(830)에서 기입 커맨드(WR)에 의해 제1 기입 모드 상태(850)로 천이할 수 있다. 제1 기입 모드 상태(850)는 칼럼 디코드 동작(930), 기입 데이터 입력 동작(932), 그리고 독출 데이터와 기입 데이터의 비교 동작(934)을 수행할 수 있다.
칼럼 디코드 동작(930)는 저항성 메모리 장치(420)로 인가되는 칼럼 어드레스를 수신하고, 해당 뱅크의 칼럼 디코더(542)를 이용하여 칼럼 어드레스를 디코딩하는 동작을 포함할 수 있다. 기입 데이터 입력 동작(932)은 데이터 터미널(506)과 데이터 입력 버퍼(580)를 통해 입력되는 기입 데이터를 액티브된 뱅크의 기입 드라이버 및 기입 데이터 래치(560)에 래치하는 동작을 포함할 수 있다. 비교 동작(934)은 센스앰프 및 독출 데이터 래치(550)에 래치된 독출 데이터의 각각의 비트와 기입 드라이버 및 기입 데이터 래치(560)에 래치된 기입 데이터의 각각의 비트를 비교하는 동작을 포함할 수 있다.
비교 동작(934)의 결과, 독출 데이터 비트와 상이한 기입 데이터 비트들은 기입 확정 커맨드(WC)에 의한 프로그램 모드 상태(860)에서 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램될 수 있다.
도 9c를 참조하면, 저항성 메모리 장치(420)의 제2 기입 동작의 타이밍 다이어그램을 보여준다. 제2 기입 동작은 기입 액티브 커맨드(WACT)와 기입 커맨드(WR)에 의해 수행될 수 있다. 기입 액티브 커맨드(WACT)의 시작부터 기입 커맨드(WR)의 시작까지의 기간 동안, 저항성 메모리 장치(420)는 프리-액티브 상태(870)에 있을 수 있다.
프리-액티브 상태(870) 동안, 저항성 메모리 장치(420)는 로우 디코드 동작(950)을 수행할 수 있다. 로우 디코드 동작(950)은 저항성 메모리 장치(420)로 인가되는 뱅크 어드레스 및 로우 어드레스를 수신하고, 뱅크 어드레스에 대응하는 뱅크를 액티브시키고, 액티브된 뱅크의 로우 디코더(532)를 이용하여 로우 어드레스를 디코딩하고, 선택된 워드라인을 활성화시키는 동작을 포함할 수 있다.
저항성 메모리 장치(420)는 프리-액티브 상태(870)에서 기입 커맨드(WR)에 의해 제2 기입 모드 상태(880)로 천이할 수 있다. 제2 기입 모드 상태(880)는 칼럼 디코드 동작(950)과 기입 데이터 입력 동작(952)을 수행할 수 있다.
칼럼 디코드 동작(950)는 저항성 메모리 장치(420)로 인가되는 칼럼 어드레스를 수신하고, 해당 뱅크의 칼럼 디코더(542)를 이용하여 칼럼 어드레스를 디코딩하는 동작을 포함할 수 있다. 기입 데이터 입력 동작(952)은 데이터 터미널(506)과 데이터 입력 버퍼(580)를 통해 입력되는 기입 데이터를 액티브된 뱅크의 기입 드라이버 및 기입 데이터 래치(560)에 래치하는 동작을 포함할 수 있다. 기입 드라이버 및 기입 데이터 래치(560)에 래치된 기입 데이터 비트들은 기입 확정 커맨드(WC)에 의한 프로그램 모드 상태(890)에서 해당 뱅크의 메모리 셀 어레이(510)의 메모리 셀들에 셋 데이터 또는 리셋 데이터로 프로그램될 수 있다.
도 9b의 제1 기입 동작은 독출 데이터 판독 동작(912)과 독출 데이터와 기입 데이터의 비교 동작(934)로 인하여 상당히 긴 시간이 소요될 수 있다. 이에 비하여, 도 9c의 제2 기입 동작은, 제1 기입 동작과 비교하여, 독출 데이터 판독 동작(912)과 비교 동작(934)을 수행하지 않기 때문에 비교적 짧은 시간 동안 수행될 수 있다. 이에 따라, 저항성 메모리 장치(420)는 제2 기입 동작을 통하여 기입 레이턴시를 줄일 수 있다.
여기에서, 제2 기입 동작의 프리-액티브 상태(870)에서 로우 디코드 동작(940)는 수 ns 정도일 수 있다. 저항성 메모리 장치(420)의 프리-액티브 상태(870)에서의 로우 디코드 동작(940)에 소요되는 시간은 DRAM (Dynamic Random Access Memory)의 tRCD (/RAS-to-/CAS delay) 타이밍 파라미터에 대응될 수 있다. DRAM의 tRCD 시간이 10~20ns 정도이므로, 저항성 메모리 장치(420)는 DRAM 대안으로 고려될 수 있다.
도 10은 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 10을 참조하면, 시스템(1000)은 프로세싱 유닛(1010), 휘발성 메모리 유닛(1020), 저항성 메모리 유닛(1030), 그리고 대용량 스토리지 유닛(1040)을 포함할 수 있다. 시스템(1000)은 모바일 기기, 퍼스널 컴퓨터, 서버 컴퓨터 및 프로그램 가능한 가전 제품, 메인 프레임 컴퓨터 등과 같은 범용 또는 특수 목적의 컴퓨터 시스템일 수 있다.
본 실시예에서 설명되는 기능적 유닛은 구현 독립성(implementation independence)을 위해 모듈로서 분류될 수 있다. 예를 들어, 모듈은 커스텀 VLSI 회로 또는 게이트 어레이, 논리 칩, 트랜지스터, 또는 다른 디스크릿 컴포넌트와 같은 기성 반도체를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 프로그램 가능한 하드웨어 장치, 예컨대 프로그램 가능한 게이트 어레이, 프로그램 가능한 게이트 로직, 프로그램 가능한 게이트 장치 등으로 구현될 수 있다. 또한, 모듈은 실행 가능한 코드(code), 객체(object), 과정(procedure), 또는 함수(function)로서 구성되는 소프트웨어로 구현될 수 있다.
프로세싱 유닛(1010)은 운영 체제 및 다수의 소프트웨어 시스템을 실행하고 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 프로세싱 유닛(1010)은 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
휘발성 메모리 유닛(1020)은 시스템(1000)의 동작 메모리 또는 캐시 메모리로서 데이터를 단기적으로 또는 임시로 저장하는 매체를 가리킨다. 휘발성 메모리 유닛(1020)은 하나 이상의 메모리 장치, 예컨대 DRAM을 포함할 수 있다.
저항성 메모리 유닛(1030)은 대용량 스토리지 유닛(1040)의 캐시 역할을 하도록 이용될 수 있다. 저항성 메모리 유닛(1030)에는 자주 억세스되거나 어플리케이션 또는 운영 체제의 일부 데이터가 저장될 수 있다. 저항성 메모리 유닛(1030)은 적어도 하나 이상의 메모리 장치, 예컨대 PRAM을 포함할 수 있다. 데이터가 하드 디스크 드라이버(HDD)와 같은 대용량 스토리지 유닛(1040)을 통해 억세스되는 경우보다 저항성 메모리 유닛(1030)의 억세스가 휠씬 빠르기 때문에 캐시로서 유익할 수 있다. 저항성 메모리 유닛(1030)은 도 1 내지 도 9c에 도시된 실시예들을 이용하여 구현될 수 있다.
저항성 메모리 유닛(1030)은 액티브 커맨드와 기입 커맨드에 응답하여 제1 기입 동작을 수행하고, 기입 액티브 커맨드와 기입 커맨드에 응답하여 제2 기입 동작을 수행할 수 있다. 제1 기입 동작은 액티브 커맨드에 의한 뱅크 액티브 상태에서 메모리 셀에 저장된 데이터를 독출하는 독출 데이터 판독 동작과, 기입 커맨드에 의한 제1 기입 모드 상태에서 기입 데이터를 수신하여 독출 데이터와 비교하는 비교 동작을 포함할 수 있다. 제2 기입 동작은 기입 액티브 커맨드에 응답하여 뱅크 어드레스와 로우 어드레스를 수신하는 프리-액티브 상태와, 기입 커맨드에 응답하여 상기 기입 데이터의 비트들을 수신하는 제2 기입 모드 상태를 포함할 수 있다. 제2 기입 동작은 제1 기입 동작의 독출 데이터 판독 동작과 비교 동작을 포함하지 않는다. 이에 따라, 제2 기입 동작에 소요되는 시간은 제1 기입 동작 시간에 비해 감소될 수 있다. 저항성 메모리 유닛(1030)은 제1 기입 동작과 제2 기입 동작을 선택적으로 사용할 수 있고, 특히 선택적인 제2 기입 동작을 이용하여 기입 동작 시간을 줄임에 따라 기입 레이턴시를 줄일 수 있다.
대용량 스토리지 유닛(1040)은 HDD, SDD(Solid State Drive), PCIe(Peripheral Component Interconnect express) 메모리 모듈, NVMe(Non-Volatile Memory express) 등으로 구현될 수 있다. 옵션적으로, 대용량 스토리지 유닛(1040)의 하나 이상의 계층들(one or more tiers)은 하나 이상의 네트워크 억세스 가능한 장치들 및/또는 서비스들, 예컨대, NVMe-oF(NVMe-over Fabrics) 및/또는RDMA(Remote Direct Memory Access) 접속된 여러 클라이언트들, 여러 서버들, 서버 팜(들), 서버 클러스터(들), 어플리케이션 서버(들), 또는 메시지 서버(들)로 구현될 수 있다. 대용량 스토리지 유닛(1040)은 시스템(1000)이 사용자 데이터를 장기적으로 저장하고자 하는 저장 매체를 가리킨다. 대용량 스토리지 유닛(1040)은 응용 프로그램(application program), 프로그램 데이터(program data) 등을 저장할 수 있다.
도 11는 본 발명의 실시예들에 따른 저항성 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 카드 시스템(1100)은 호스트(1110) 및 메모리 카드(1120)를 포함할 수 있다. 호스트(1110)는 호스트 콘트롤러(1111) 및 호스트 접속부(1112)를 포함할 수 있다. 메모리 카드(1120)는 카드 접속부(1121), 카드 콘트롤러(1122) 및 메모리 장치(1130)를 포함할 수 있다.
호스트(1110)는 메모리 카드(1120)에 데이터를 기입하거나, 메모리 카드(1120)에 저장된 데이터를 독출할 수 있다. 호스트 콘트롤러(1111)는 커맨드(CMD), 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1112)를 통해 메모리 카드(1120)로 전송할 수 있다.
카드 콘트롤러(1122)는 카드 접속부(1121)를 통해 수신된 커맨드에 응답하여, 카드 콘트롤러(1122) 내에 있는 클럭 발생기에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1123)에 저장할 수 있다. 메모리 장치(1123)는 호스트(1110)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(1123)는 도 1 내지 도 9c에 도시된 실시예들을 이용하여 구현될 수 있다.
메모리 장치(1123)는 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 저항성 메모리 장치일 수 있다. 메모리 장치(1123)는 액티브 커맨드와 기입 커맨드에 응답하여 제1 기입 동작을 수행하고, 기입 액티브 커맨드와 기입 커맨드에 응답하여 제2 기입 동작을 수행할 수 있다. 제1 기입 동작은 액티브 커맨드에 의한 뱅크 액티브 상태에서 메모리 셀에 저장된 데이터를 독출하는 독출 데이터 판독 동작과, 기입 커맨드에 의한 제1 기입 모드 상태에서 기입 데이터를 수신하여 독출 데이터와 비교하는 비교 동작을 포함할 수 있다. 제2 기입 동작은 기입 액티브 커맨드에 응답하여 뱅크 어드레스와 로우 어드레스를 수신하는 프리-액티브 상태와, 기입 커맨드에 응답하여 상기 기입 데이터의 비트들을 수신하는 제2 기입 모드 상태를 포함할 수 있다. 제2 기입 동작은 제1 기입 동작의 독출 데이터 판독 동작과 비교 동작을 포함하지 않는다. 이에 따라, 제2 기입 동작에 소요되는 시간은 제1 기입 동작 시간에 비해 감소될 수 있다. 메모리 장치(1123)는 제1 기입 동작과 제2 기입 동작을 선택적으로 사용할 수 있고, 특히 선택적인 제2 기입 동작을 이용하여 기입 동작 시간을 줄임에 따라 기입 레이턴시를 줄일 수 있다.
메모리 카드(1120)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: MultimediaCard), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 12는 본 발명의 실시예들에 따른 저항성 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 12를 참조하면, SSD 시스템(1200)은 호스트(1210) 및 SSD(1220)를 포함할 수 있다. SSD(1220)는 신호 커넥터를 통해 호스트(1210)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1220)는 SSD 콘트롤러(1221), 보조 전원 장치(1222) 및 복수의 불휘발성 메모리 장치들(1223, 1224, 1225)을 포함할 수 있다.
보조 전원 장치(1222)는 전원 커넥터를 통해 호스트(1210)와 연결된다. 보조 전원 장치(1222)는 호스트(1210)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1222)는 호스트(1210)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(1200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(1222)는 SSD(1220) 내부에 위치할 수도 있고, SSD(1220) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1222)는 SSD 시스템(1200)의 메인 보드에 위치하며 SSD(1220)에 보조 전원을 제공할 수 있다.
복수의 불휘발성 메모리 장치들(1223~1225)은 SSD(1220)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치들(1223~1225)은 복수의 채널들(CH1~CHn)을 통해 SSD 콘트롤러(1221)와 연결될 수 있다. 하나의 채널(CH1~CHn)에는 하나 또는 그 이상의 불휘발성 메모리 장치들(1223~1225)이 연결될 수 있다.
불휘발성 메모리 장치들(1223~1225) 각각은, 도 1 내지 도 9c에 도시된 실시예들을 이용하여 구현될 수 있다. 불휘발성 메모리 장치들(1223~1225) 각각은, 액티브 커맨드와 기입 커맨드에 응답하여 제1 기입 동작을 수행하고, 기입 액티브 커맨드와 기입 커맨드에 응답하여 제2 기입 동작을 수행할 수 있다. 제1 기입 동작은 액티브 커맨드에 의한 뱅크 액티브 상태에서 메모리 셀에 저장된 데이터를 독출하는 독출 데이터 판독 동작과, 기입 커맨드에 의한 제1 기입 모드 상태에서 기입 데이터를 수신하여 독출 데이터와 비교하는 비교 동작을 포함할 수 있다. 제2 기입 동작은 기입 액티브 커맨드에 응답하여 뱅크 어드레스와 로우 어드레스를 수신하는 프리-액티브 상태와, 기입 커맨드에 응답하여 상기 기입 데이터의 비트들을 수신하는 제2 기입 모드 상태를 포함할 수 있다. 제2 기입 동작은 제1 기입 동작의 독출 데이터 판독 동작과 비교 동작을 포함하지 않는다. 이에 따라, 제2 기입 동작에 소요되는 시간은 제1 기입 동작 시간에 비해 감소될 수 있다. 불휘발성 메모리 장치들(1223~1225) 각각은 는 제1 기입 동작과 제2 기입 동작을 선택적으로 사용할 수 있고, 특히 선택적인 제2 기입 동작을 이용하여 기입 동작 시간을 줄임에 따라 기입 레이턴시를 줄일 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 셀 어레이를 포함하는 저항성 메모리 장치의 동작 방법에 있어서,
    상기 저항성 메모리 장치에 의해, 기입 커맨드 전에 수신되는 액티브 커맨드가 제1 타입인지 또는 상기 제1 타입과 다른 제2 타입인지를 판단하는 단계;
    상기 저항성 메모리 장치에 의해, 상기 액티브 커맨드가 상기 제1 타입일 때 상기 기입 커맨드에 응답하여 제1 동작을 수행하고, 상기 제1 동작은 상기 메모리 셀 어레이로부터 독출 데이터를 읽는 독출 데이터 판독 동작과, 상기 독출 데이터와 다른 기입 데이터의 부분을 상기 메모리 셀 어레이에 기입하는 제1 기입 동작을 포함하고; 및
    상기 저항성 메모리 장치에 의해, 상기 액티브 커맨드가 상기 제2 타입일 때 상기 기입 커맨드에 응답하여 제2 동작을 수행하고, 상기 제2 동작은 상기 독출 데이터 판독 동작을 수행하지 않고 상기 기입 데이터를 상기 메모리 셀 어레이에 기입하는 제2 기입 동작을 포함하는 저항성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 동작은 상기 독출 데이터와 다른 상기 기입 데이터의 상기 부분을 판단하기 위해 상기 기입 커맨드에 응답하여 상기 독출 데이터와 상기 기입 데이터를 비교하는 비교 동작을 포함하고,
    상기 제2 동작은 상기 비교 동작을 수행하지 않고 상기 제2 기입 동작을 수행하는 저항성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 저항성 메모리 장치는 상기 제1 타입의 상기 액티브 커맨드에 응답하여 뱅크 액티브 상태로 천이한 후, 상기 기입 커맨드에 응답하여 기입 모드 상태로 천이하여 상기 제1 동작을 수행하는 저항성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 뱅크 액티브 상태에서 로우 디코드 동작과 상기 독출 데이터 판독 동작이 수행되고,
    상기 로우 디코드 동작은,
    상기 저항성 메모리 장치로 인가되는 뱅크 어드레스 및 로우 어드레스를 수신하는 동작;
    상기 뱅크 어드레스에 대응하는 뱅크를 액티브시키는 동작; 및
    상기 로우 어드레스를 디코딩하여 상기 액티브된 뱅크에서 선택되는 워드라인을 활성화시키는 동작을 포함하는 저항성 메모리 장치의 동작 방법.
  5. 제3항에 있어서,
    칼럼 디코드 동작, 기입 데이터 입력 동작, 그리고 비교 동작이 상기 기입 모드 상태에서 수행되고,
    상기 칼럼 디코드 동작은 상기 저항성 메모리 장치로 인가되는 칼럼 어드레스를 수신하고 디코딩하는 동작을 포함하고,
    상기 기입 데이터 입력 동작은 상기 저항성 메모리 장치로 인가되는 상기 기입 데이터를 수신하는 동작을 포함하고,
    상기 비교 동작은 상기 독출 데이터와 상기 기입 데이터를 비트 별로 비교하는 동작을 포함하는 저항성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 저항성 메모리 장치는 상기 제2 동작에서 상기 제2 타입의 상기 액티브 커맨드에 응답하여 프리-액티브 상태로 천이한 후, 상기 기입 커맨드에 응답하여 기입 모드 상태로 천이하여 상기 제2 동작을 수행하는 저항성 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    로우 디코드 동작은 상기 프리-액티브 상태에서 수행되고,
    상기 로우 디코드 동작은,
    상기 저항성 메모리 장치로 인가되는 뱅크 어드레스 및 로우 어드레스를 수신하는 동작;
    상기 뱅크 어드레스에 대응하는 뱅크를 액티브시키는 동작; 및
    상기 로우 어드레스를 디코딩하여 상기 액티브된 뱅크에서 선택되는 워드라인을 활성화시키는 동작을 포함하는 저항성 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    칼럼 디코드 동작과 기입 데이터 입력 동작이 상기 기입 모드 상태에서 수행되고,
    상기 칼럼 디코드 동작은 상기 저항성 메모리 장치로 인가되는 칼럼 어드레스를 수신하고 디코딩하는 동작을 포함하고,
    상기 기입 데이터 입력 동작은 상기 저항성 메모리 장치로 인가되는 상기 기입 데이터를 수신하는 동작을 포함하는 저항성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 저항성 메모리 장치는 상기 액티브 커맨드에 응답하여 상기 액티브 커맨드와 함께 수신되는 입력 어드레스와 관련되는 상기 메모리 셀 어레이의 워드라인을 활성화시키는 저항성 메모리 장치의 동작 방법.
  10. 저항성 메모리 장치에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    기입 커맨드 전에 수신되는 액티브 커맨드가 제1 타입인지 또는 상기 제1 타입과 다른 제2 타입인지를 판단하고, 상기 액티브 커맨드가 상기 제1 타입일 때 상기 기입 커맨드에 응답하여 제1 동작을 수행하고, 상기 액티브 커맨드가 상기 제2 타입일 때 상기 기입 커맨드에 응답하여 제2 동작을 수행하도록 상기 저항성 메모리 장치를 제어하는 제어 회로를 포함하고,
    상기 제1 동작은 상기 메모리 셀 어레이로부터 독출 데이터를 읽는 독출 데이터 판독 동작과 상기 독출 데이터와 다른 기입 데이터의 부분을 상기 메모리 셀 어레이에 기입하는 제1 기입 동작을 수행하고,
    상기 제2 동작은 상기 독출 데이터 판독 동작을 수행하지 않고 상기 기입 데이터를 상기 메모리 셀 어레이에 기입하는 제2 기입 동작을 수행하는 저항성 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 동작은 상기 독출 데이터와 다른 상기 기입 데이터의 상기 부분을 판단하기 위해 상기 독출 데이터와 상기 기입 데이터를 비교하는 비교 동작을 더 포함하고,
    상기 제2 동작은 상기 비교 동작을 수행하지 않고 상기 제2 기입 동작을 수행하는 저항성 메모리 장치.
  12. 제10항에 있어서,
    상기 제어 회로는 상기 제1 동작 동안 상기 제1 타입의 상기 액티브 커맨드에 응답하여 뱅크 액티브 상태로 천이한 후, 상기 기입 커맨드에 응답하여 기입 모드 상태로 천이하여 상기 제1 동작을 수행하는 저항성 메모리 장치.
  13. 제10항에 있어서,
    상기 제어 회로는 상기 제2 동작 동안 상기 제2 타입의 상기 액티브 커맨드에 응답하여 프리-액티브 상태로 천이한 후, 상기 기입 커맨드에 응답하여 기입 모드 상태로 천이하여 상기 제2 동작을 수행하는 저항성 메모리 장치.
  14. 제13항에 있어서,
    상기 제어 회로는 상기 프리-액티브 상태에서 로우 디코드 동작을 수행하도록 상기 저항성 메모리 장치를 제어하고,
    상기 로우 디코드 동작은,
    상기 저항성 메모리 장치로 인가되는 뱅크 어드레스 및 로우 어드레스를 수신하는 동작;
    상기 뱅크 어드레스에 대응하는 뱅크를 액티브시키는 동작; 및
    상기 로우 어드레스를 디코딩하여 상기 액티브된 뱅크에서 선택되는 워드라인을 활성화시키는 동작을 포함하는 저항성 메모리 장치.
  15. 제13항에 있어서,
    상기 제어 회로는 상기 기입 모드 상태에서 칼럼 디코드 동작과 기입 데이터 입력 동작을 수행하도록 상기 저항성 메모리 장치를 제어하고,
    상기 칼럼 디코드 동작은 상기 저항성 메모리 장치로 인가되는 칼럼 어드레스를 수신하고 디코딩하는 동작을 포함하고,
    상기 기입 데이터 입력 동작은 상기 저항성 메모리 장치로 인가되는 기입 데이터를 수신하는 동작을 포함하는 저항성 메모리 장치.
  16. 제13항에 있어서,
    상기 제어 회로는 상기 액티브 커맨드에 응답하여 상기 액티브 커맨드와 함께 수신되는 입력 어드레스와 관련되는 상기 메모리 셀 어레이의 워드라인을 활성화시키는 저항성 메모리 장치.
  17. 메모리 셀 어레이를 포함하는 저항성 메모리 장치; 및
    상기 저항성 메모리 장치의 동작을 제어하는 메모리 콘트롤러를 포함하고,
    상기 저항성 메모리 장치는
    상기 메모리 셀 어레이로부터 독출 데이터를 래치하는 독출 데이터 래치;
    상기 메모리 셀 어레이에 기입될 기입 데이터를 래치하는 기입 데이터 래치; 및
    상기 메모리 콘트롤러로부터 수신되는 제1 타입의 액티브 커맨드 및 기입 커맨드에 응답하여 상기 메모리 셀 어레이의 워드라인에 대하여 제1 기입 동작을 수행하고, 상기 메모리 콘트롤러로부터 수신되는 제2 타입의 액티브 커맨드 및 상기 기입 커맨드에 응답하여 상기 메모리 셀 어레이의 상기 워드라인에 대하여 제2 기입 동작을 수행하도록 제어하는 제어 회로를 포함하고,
    상기 제1 기입 동작은 상기 독출 데이터의 비트들과 상기 기입 데이터의 비트들을 각각 비교하는 동작과 상기 비교하는 동작에서 상이한 데이터 비트들을 상기 메모리 셀 어레이에 기입하는 동작에 의해 수행되고, 상기 제2 기입 동작은 상기 기입 데이터의 비트들 전체를 상기 메모리 셀 어레이에 기입하는 동작에 의해 수행되고,
    상기 제어 회로는 상기 액티브 커맨드에 응답하여 상기 메모리 셀 어레이의 상기 워드라인을 활성화시키는 메모리 시스템.
  18. 제17항에 있어서,
    상기 제어 회로는 상기 제1 기입 동작 동안, 상기 제1 타입의 상기 액티브 커맨드에 응답하여 뱅크 어드레스와 로우 어드레스를 수신하고 상기 독출 데이터를 래치하는 뱅크 액티브 상태로 천이하고, 상기 기입 커맨드에 응답하여 상기 기입 데이터의 비트들을 수신하고 상기 독출 데이터의 비트들과 상기 기입 데이터의 비트들을 각각 비교하는 기입 모드 상태로 천이하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 제어 회로는 상기 제2 기입 동작 동안, 상기 제2 타입의 상기 액티브 커맨드에 응답하여 뱅크 어드레스와 로우 어드레스를 수신하는 프리-액티브 상태로 천이하고, 상기 기입 커맨드에 응답하여 상기 기입 데이터의 비트들을 수신하는 기입 모드 상태로 천이하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  20. 제17항에 있어서,
    상기 비교하는 동작은 상기 독출 데이터 래치에 저장된 상기 독출 데이터와 상기 기입 데이터 래치에 저장된 상기 기입 데이터를 이용하여 수행되는 것을 특징으로 하는 메모리 시스템.
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