JP5474327B2 - 半導体記憶装置及びこれを備えるデータ処理システム - Google Patents

Description

本発明は半導体記憶装置及びこれを備えるデータ処理システムに関し、特に、複数回に分けてアドレス信号が入力される半導体記憶装置及びこれを備えるデータ処理システムに関する。

代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）は、アドレス空間が非常に大きいため、アドレス信号を２回に分けて入力するアドレスマルチプレクス方式が採用されている。これにより、アドレスバスの本数やアドレス端子数の削減が実現されている。

具体的には、アクティブコマンドに同期してブロックアドレス（マットアドレス）及びロウアドレスを入力し、次に、リードコマンド又はライトコマンドに同期してカラムアドレスを入力することにより、アクセスすべきメモリセルが特定される。これにより、１回目に入力されるブロックアドレス及びロウアドレスによって、メモリセルアレイ（マット又はブロックとも呼ばれる）及び選択されたメモリセルアレイに含まれるワード線が選択され、２回目に入力されるカラムアドレスによってビット線が選択される。

このようなアドレス入力方式はスペックによって定められている。このため、ＤＲＡＭ以外の半導体記憶装置においてＤＲＡＭとの互換性を持たせるためには、当該半導体記憶装置についても上記のアドレス入力方式を採用することが必須となる。しかしながら、ＤＲＡＭよりもリード動作又はライト動作が低速な半導体記憶装置、例えば、メモリセルに相変化材料を用いたＰＲＡＭ（Phase change Random Access Memory）などの半導体記憶装置においては、そのままではＤＲＡＭの他のスペック（特にアクセスサイクル）を満足することができず、アドレス入力方式を一致させただけでは互換性を確保できないという問題があった。

このような問題を解決する方法として、特許文献１には、特に時間のかかるメモリセルのセット動作（相変化材料を高抵抗のアモルファス状態から低抵抗の結晶状態に変化させる動作）をバックグラウンドで実行する方法が提案されている。
特開２００５−１５８１９９号公報

しかしながら、特許文献１に記載された方法を実現するためには、ビット線ごとにライトアンプを設ける必要があり、チップ上におけるライトアンプの占有面積が非常に大きくなるという問題があった。つまり、ＰＲＡＭのライト動作においては、ビット線に高電圧を印加するとともに、比較的大きな書き込み電流を供給する必要があることから、ＤＲＡＭのセンスアンプと比べて１個あたりの占有面積が非常に大きい。このため、ビット線ごとにライトアンプを設けることは現実的でない。

尚、以上の問題はＰＲＡＭに限らず、ライト動作に時間のかかる他の半導体記憶装置においても同様に生じる問題である。

本発明による半導体記憶装置は、それぞれ複数のワード線、複数のビット線及びワード線とビット線の交点に接続された複数のメモリセルを有する複数のメモリセルアレイと、第１のコマンドに同期して入力される第１及び第２のアドレスに基づいて、複数のメモリセルアレイの各々について複数のワード線のいずれか及び複数のビット線のいずれかをそれぞれ選択し、第１のコマンドの後に発行される第２のコマンドに同期して入力される第３のアドレスに基づいて、複数のメモリセルアレイのいずれかを選択するアドレス選択回路と、を備えることを特徴とする。

また、本発明によるデータ処理システムは、第１のコマンドの発行に同期して第１及び第２のアドレスを同時に供給し、第１のコマンドを発行した後、第２のコマンドの発行に同期して第３のアドレスを供給するメモリコントローラと、メモリコントローラに接続された上記の半導体記憶装置とを備えるデータ処理システムであって、上記の半導体記憶装置は、第１のアドレスをロウアドレスとして受け付け、第２のアドレスをカラムアドレスとして受け付け、第３のアドレスをページアドレスとして受け付けることを特徴とする。

本発明によれば、１回目に入力されるアドレス信号をロウアドレス及びカラムアドレスとして取り扱い、２回目に入力されるアドレス信号をページアドレスとして取り扱っていることから、メモリコントローラ側からは本発明による半導体記憶装置をＤＲＡＭと全く同様に取り扱うことが可能となる。しかも、１回目に入力されるアドレス信号によって各メモリセルアレイに含まれるワード線及びビット線を選択し、２回目に入力されるアドレス信号によってメモリセルアレイを選択していることから、ビット線ごとにアンプを設けることなく、アクセスサイクルなどのＤＲＡＭスペックを満足することが可能となる。したがって、本発明によれば、ＤＲＡＭとの互換性が確保され、且つ、チップ面積が低減された半導体記憶装置を提供することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置１０のブロック図である。本実施形態による半導体記憶装置１０はＰＲＡＭであり、ＤＲＡＭとの互換性が確保されている。このため、メモリコントローラ側からは本実施形態による半導体記憶装置１０をＤＲＡＭと同様に取り扱うことが可能である。

図１に示すように、本実施形態による半導体記憶装置１０は、バンク０〜バンク３からなるメモリセルアレイ２０と、メモリセルアレイ２０に対してロウ系の選択を行うワードドライバ３１と、メモリセルアレイ２０に対してカラム系の選択を行うカラムスイッチ３２と、メモリセルアレイ２０に対してリード動作及びライト動作を行うリード／ライトアンプ３３とを備えている。メモリセルアレイ２０を構成するバンク０〜バンク３は、それぞれ異なるコマンドに基づいて独立に動作に可能であり、バンクアドレスＢＡ０，ＢＡ１によって選択される。

ワードドライバ３１は、ロウアドレスデコーダ４１から供給されるデコード信号ＲＡａに基づいてロウ系の選択を行う。デコード信号ＲＡａは、ロウアドレスデコーダ４１によってロウアドレスＲＡをデコードした信号である。ロウアドレスＲＡは、外部から入力されるアドレスＡ０〜Ａ１２の一部であって、アクティブコマンドに同期して入力されるアドレス（第１のアドレス）である。

カラムスイッチ３２は、カラムアドレスデコーダ４２から供給されるデコード信号ＣＡａに基づいてカラム系の選択を行う。デコード信号ＣＡａは、カラムアドレスデコーダ４２によってカラムアドレスＣＡをデコードした信号である。カラムアドレスＣＡは、外部から入力されるアドレスＡ０〜Ａ１２の他の一部であって、アクティブコマンドに同期して入力されるアドレス（第２のアドレス）である。

リード／ライトアンプ３３は、ページアドレスデコーダ４３から供給されるデコード信号ＰＡａに基づいて選択されたページのアンプを活性化させる。デコード信号ＰＡａは、ページアドレスデコーダ４３によってページアドレスＰＡをデコードした信号である。ページアドレスＰＡは、外部から入力されるアドレスＡ０〜Ａ１２の一部であって、リードコマンド又はライトコマンドに同期して入力されるアドレス（第３のアドレス）である。

本実施形態において、これらワードドライバ３１、カラムスイッチ３２及びデコーダ４１〜４３は、メモリセルアレイ２０に対するアドレス選択回路を構成している。

リード／ライトアンプ３３によって読み出されたリードデータＤＱは、データ入出力回路５０を介して外部に出力される。また、外部から入力されたライトデータＤＱは、データ入出力回路５０を介してリード／ライトアンプ３３に供給される。

上述したアクティブコマンド、リードコマンド及びライトコマンドは、外部から入力されるチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥの組み合わせによって表現され、コマンドデコーダ６０によって解釈される。信号名の最初に付されたスラッシュ（／）は、当該信号がローアクティブな信号であることを意味する。

外部から入力される各信号（アドレス及びコマンド）や、リードデータ及びライトデータＤＱは、いずれもクロック信号ＣＫ，／ＣＫに同期して入出力される。クロック信号ＣＫ，／ＣＫは内部クロック生成回路７０に供給され、内部クロック生成回路７０によって各種内部クロックＩＣＬＫが生成される。内部クロックＩＣＬＫは上述した各種の内部回路に供給され、これら内部回路は対応する内部クロックＩＣＬＫに同期して動作を行う。

図２は、メモリセルアレイ２０のバンク０の構造を示すブロック図である。他のバンク１〜３もバンク０と同じ構造を有している。

図２に示すように、メモリセルアレイ２０の一つのバンクは、５１２個のメモリセルアレイＰ０〜Ｐ５１１によって構成されている。ワードドライバ３１、カラムスイッチ３２及びリード／ライトアンプ３３についても、メモリセルアレイＰ０〜Ｐ５１１ごとに設けられている。ここで、ワードドライバ３１_０〜３１_５１１にはデコード信号ＲＡａが共通に供給されており、カラムスイッチ３２_０〜３２_５１１にはデコード信号ＣＡａが共通に供給されている。したがって、ロウアドレスＲＡ及びカラムアドレスＣＡが確定すると、メモリセルアレイＰ０〜Ｐ５１１内において、互いに同じロウアドレス及びカラムアドレスが割り当てられたメモリセルが選択されることになる。

これに対し、リード／ライトアンプ３３_０〜３３_５１１にはデコード信号ＰＡａの対応するビットがそれぞれ供給されている。したがって、ページアドレスＰＡが確定すると、メモリセルアレイＰ０〜Ｐ５１１にそれぞれ割り当てられたいずれか一つのリード／ライトアンプが選択されることになる。リード／ライトアンプ３３_０〜３３_５１１の入出力ノードは、データ入出力回路５０に共通接続されている。

図３は、メモリセルアレイＰ０の構造を示す回路図である。他のメモリセルアレイＰ１〜Ｐ５１１もメモリセルアレイＰ０と同じ構造を有している。

図３に示すように、メモリセルアレイＰ０は、複数のワード線ＷＬ_０〜ＷＬ_５１１と、複数のビット線ＢＬ_０〜ＢＬ_１５と、ワード線ＷＬとビット線ＢＬの交点に接続された複数のメモリセルＭＣとを備えている。メモリセルＭＣは、対応するビット線ＢＬｉ（ｉ＝０〜１５）とプレート配線ＰＬとの間に直列接続された選択トランジスタＳＴ及び相変化記憶素子ＰＣによって構成されている。選択トランジスタＳＴのゲート電極は対応するワード線ＷＬｊ（ｊ＝０〜５１１）に接続されている。これにより、所定のワード線ＷＬｊが活性化すると対応する選択トランジスタＳＴがオンし、各ビット線ＢＬ_０〜ＢＬ_１５とプレート配線ＰＬとの間に、相変化記憶素子ＰＣを介した電流パスが形成されることになる。尚、図３に示したメモリセルＭＣでは、ビット線ＢＬ側に選択トランジスタＳＴが配置され、プレート配線ＰＬ側に相変化記憶素子ＰＣが配置されているが、これらが逆であっても構わない。

相変化記憶素子ＰＣは可変抵抗素子の一種である。相変化記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却すればよい。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却すればよい。このような書き込み電流の印加は、リード／ライトアンプ３３_０によって供給される。このように、メモリセルＭＣに対してデータの書き込みを行うためには、相変化記憶素子ＰＣの相状態を変化させる必要があることから、ＰＲＡＭはＤＲＡＭに比べてライト動作に時間がかかるという特徴を有している。

一方、データの読み出しは、相変化記憶素子ＰＣに読み出し電流を流すことによって行われる。読み出し電流の印加もリード／ライトアンプ３３_０によって供給される。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、メモリセルＭＣは、ＤＲＡＭとは異なり、非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

図３に示すように、ワード線ＷＬ_０〜ＷＬ_５１１はワードドライバ３１_０に接続されており、デコード信号ＲＡａに基づいていずれか１本が活性化される。また、ビット線ＢＬ_０〜ＢＬ_１５は、カラムスイッチ３２_０を構成するスイッチ３２_０−０〜３２_０−１５を介してリード／ライトアンプ３３_０に接続されている。スイッチ３２_０−０〜３２_０−１５の制御電極には、デコード信号ＣＡａの対応する各ビットが供給されており、このため、デコード信号ＣＡａに基づいていずれか１つがオンする。

このような構成により、ロウアドレスＲＡ及びカラムアドレスＣＡが確定すると、メモリセルアレイＰ０に含まれるいずれかのワード線ＷＬｊ及びいずれかのビット線ＢＬｉが選択されることから、メモリセルアレイＰ０に含まれるいずれか１つのメモリセルＭＣｉｊがリード／ライトアンプ３３_０に接続されることになる。上述の通り、他のメモリセルアレイＰ１〜Ｐ５１１もメモリセルアレイＰ０と同じ構造を有しており、同じデコード信号ＲＡａ，ＣＡａが供給されることから、他のメモリセルアレイＰ１〜Ｐ５１１においても、同じアドレスが割り当てられたメモリセルＭＣｉｊがリード／ライトアンプ３３_１〜３３_５１１に接続されることになる。

図４（ａ）は本実施形態による半導体記憶装置１０のアドレス割り付けを説明するための図であり、図４（ｂ）は一般的なＤＲＡＭのアドレス割り付けを説明するための図である。図４（ａ），（ｂ）のいずれにおいても、アドレス端子はＡ０〜Ａ１２，ＢＡ０，ＢＡ１からなる１５ビット構成である。また、図５（ａ）は半導体記憶装置１０の動作制御タイミングを説明するためのタイミング図であり、図５（ｂ）は一般的なＤＲＡＭの動作制御タイミングを説明するためのタイミング図である。

図４（ａ）及び図５（ａ）に示すように、本実施形態による半導体記憶装置１０においてはアドレスマルチプレクス方式が採用されており、アドレスが２回に分けて入力される。具体的には、アクティブコマンドに同期してロウアドレスＲＡ（Ａ０〜Ａ８）、カラムアドレスＣＡ（Ａ９〜Ａ１２）及びバンクアドレス（ＢＡ０，ＢＡ１）が入力され、リードコマンド又はライトコマンドに同期してページアドレスＰＡ（Ａ１〜Ａ９）及びバンクアドレス（ＢＡ０，ＢＡ１）が入力される。これにより、１回目に入力されるアドレスによって、対応するバンクのメモリセルアレイＰ０〜Ｐ５１１からメモリセルＭＣが１つずつ選択され、２回目に入力されるアドレスによって、対応するバンクのメモリセルアレイＰ０〜Ｐ５１１の１つが選択される。

これによって、メモリセルアレイ２０に含まれるいずれか１つのメモリセルＭＣが選択される。したがって、リード動作であれば選択されたメモリセルＭＣからリード／ライトアンプ３３を介して読み出されたリードデータＤＱが外部に出力され、ライト動作であれば外部から入力されたライトデータＤＱがリード／ライトアンプ３３を介して選択されたメモリセルＭＣに書き込まれる。

このようなアドレス割り付けは、ＤＲＡＭのアドレス割り付けと完全に互換性が保たれている。つまり、図４（ｂ）及び図５（ｂ）に示すように、ＤＲＡＭにおいては、アクティブコマンドに同期してロウアドレス（Ａ０〜Ａ８）、ブロックアドレス（Ａ９〜Ａ１２）及びバンクアドレス（ＢＡ０，ＢＡ１）が入力され、リードコマンド又はライトコマンドに同期してカラムアドレス（Ａ１〜Ａ９）及びバンクアドレス（ＢＡ０，ＢＡ１）が入力される。

このように、本実施形態では、ＤＲＡＭにおいてブロックアドレスが入力されるべきタイミングで、当該アドレス端子を利用してカラムアドレスＣＡを受け付け、ＤＲＡＭにおいてカラムアドレスが入力されるべきタイミングで、当該アドレス端子を利用してページアドレスＰＡを受け付けている。換言すれば、ＤＲＡＭ用のメモリコントローラが出力するブロックアドレスをカラムアドレスＣＡと解釈し、カラムアドレスをページアドレスＰＡと解釈している。このため、メモリコントローラ側からは、本実施形態による半導体記憶装置１０をＤＲＡＭと全く同様に取り扱うことが可能となる。

上記のように、ブロックアドレスをカラムアドレスＣＡと解釈し、カラムアドレスをページアドレスＰＡと解釈する理由は、本実施形態による半導体記憶装置１０のアレイ構成がＤＲＡＭのアレイ構成と異なっているからである。

つまり、一般的なＤＲＡＭにおいては、１つのメモリブロック（メモリマット）に割り当てられたビット線の数が比較的多く、図４（ｂ）に示した例では５１２本（＝２^９）割り当てられている。このため、ビット線を選択するためのアドレスのビット数は比較的多くなる。一方、１つのバンクに含まれるメモリブロック（メモリマット）の数は比較的少なく、図４（ｂ）に示した例では１６個（＝２^４）である。このため、メモリブロック（メモリマット）を選択するためのアドレスのビット数は比較的少なくなる。このようなアレイ構成が採られているのは、ＤＲＡＭにおいては１つのセンスアンプが占める面積が小さく、ビット線対ごとにセンスアンプを割り当てることが可能だからである。

これに対し、本実施形態による半導体記憶装置１０においては、１つのメモリセルアレイ（ページ）に割り当てられたビット線の数が１６本と比較的少なく、このため、ビット線を選択するためのカラムアドレスＣＡのビット数は４ビットで済む。一方、１つのバンクに含まれるメモリセルアレイ（ページ）の数が５１２個と比較的多く、このため、メモリセルアレイ（ページ）を選択するためのページアドレスＰＡのビット数は９ビット必要となる。このようなアレイ構成を採用しているのは、本実施形態においては１つのリード／ライトアンプが占める面積が大きいため、ビット線対ごとにリード／ライトアンプを割り当てることは非現実的であり、メモリセルアレイごとに１つのリード／ライトアンプを割り当てているからである。

このようなアレイ構成の相違により、本実施形態による半導体記憶装置１０では、ページアドレスＰＡのビット数（９ビット）がカラムアドレスＣＡのビット数（４ビット）よりも多くなるため、上述のように、ＤＲＡＭにおけるブロックアドレスをカラムアドレスＣＡと解釈し、カラムアドレスをページアドレスＰＡと解釈してアクセス制御を行うことが合理的となる。

しかも、本実施形態による半導体記憶装置１０はＤＲＡＭに比べてライト動作に時間がかかるため、複数のビット線が１つのリード／ライトアンプを共用する本実施形態のアレイ構成では、ＤＲＡＭと同様のアドレス割り付けを行うと、カラムアドレスＣＡを切り替えることによる連続アクセスが困難となる。これに対し、本実施形態による半導体記憶装置１０では、ＤＲＡＭにおけるカラムアドレスをページアドレスＰＡと解釈してアクセス制御を行っていることから、ＤＲＡＭと同様、アクティブコマンドを入力した後、リードコマンド又ライトコマンドを連続入力することが可能となる。

図６は、アクティブコマンドを入力した後、ライトコマンドを連続入力する場合の動作を示すタイミング図である。

図６に示すように、アクティブコマンドＡＣＴとロウアドレスＲＡ及びカラムアドレスＣＡを入力した後、ライトコマンドＷ０及びページアドレスＰＡ０を入力すると、メモリセルアレイＰ０に含まれる所定のメモリセルＭＣにライトデータＤＱが書き込まれる。その後、ライトコマンドＷ１，Ｗ２，Ｗ３・・・及びページアドレスＰＡ１，ＰＡ２，ＰＡ３・・・を連続入力すれば、カラムスイッチ３２の選択状態を維持したまま、ページアドレスデコーダ４３によるリード／ライトアンプ３３の選択が連続的に切り替えられることから、メモリセルアレイＰ１，Ｐ２，Ｐ３・・・に含まれる所定のメモリセルＭＣにライトデータＤＱが次々と書き込まれる。

このように、本実施形態によるアドレス割り付けによれば、連続的に書き込むべきライトデータＤＱは必ず異なるメモリセルアレイ（ページ）Ｐ０〜Ｐ５１１に割り当てられることから、１つのリード／ライトアンプ３３_０〜３３_５１１が連続してライト動作を行うことはなく、必ず異なるリード／ライトアンプ３３_０〜３３_５１１が並列して動作を行うことになる。このため、ＤＲＡＭと比べて１回のライト動作に時間がかかるにもかかわらず、ＤＲＡＭと同様、ライトコマンドを連続入力することが可能となる。もちろん、リードコマンドについても連続入力が可能である。

以上説明したように、本実施形態による半導体記憶装置１０は、複数のビット線が１つのリード／ライトアンプを共用しているにもかかわらず、ＤＲＡＭとの互換性を確保することが可能となる。

図７は、本発明の好ましい第２の実施形態を示す図である。

図７に示すように、本実施形態においては、ワード線がメインワード線ＭＷＬとサブワード線ＳＷＬに階層化されており、メインワード線ＭＷＬがメモリセルアレイＰ０〜Ｐ５１１にて共用されている。メインワード線ＭＷＬは、プリデコード信号ＲＡａ１に基づきメインワードドライバ３１Ｍによって駆動される。また、サブワード線ＳＷＬは、プリデコード信号ＲＡａ２に基づきサブワードドライバ３１Ｓによって駆動される。このような階層化構造を採用すれば、ワードドライバ３１の回路規模を大幅に縮小することが可能となる。

図８は、本発明の好ましい第３の実施形態を示す図である。

図８に示すように、本実施形態においては、各メモリセルアレイＰ０〜Ｐ５１１に対応するサブワードドライバ３１Ｓに、デコード信号ＰＡａの対応するビットがそれぞれ供給されている。その他の点については、図７に示した第２の実施形態と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

サブワードドライバ３１Ｓは、デコード信号ＰＡａの対応するビットが活性化された場合にサブワード線ＳＷＬを駆動する。したがって、サブワード線ＳＷＬは、ページアドレスＰＡが確定した後、ページアドレスデコーダ４３によるリード／ライトアンプ３３の選択に同期して活性化されることになる。このような構成によれば、実際にリード動作又はライト動作を行うページのサブワードドライバ３１Ｓだけが選択的に動作を行うことから、図７に示す構成と比べて消費電力を削減することが可能となる。

図９は、本発明の好ましい第４の実施形態を示す図である。

図９に示すように、本実施形態においては、リード／ライトアンプ３３_０〜３３_５１１にプリチャージ回路ＰＲＥが設けられている。その他の点については、図８に示した第３の実施形態と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。プリチャージ回路ＰＲＥは、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬをプリチャージする回路であり、ライトコマンドの発行に応答してプリチャージ動作を開始する。

図１０は、本実施形態におけるライト動作を説明するためのタイミング図である。

図１０に示すように、本実施形態では、ライトコマンドが発行されるとライトデータＤＱの論理レベルにかかわらず、セット動作に必要なレベル（セット電圧Ｖｓｅｔ）までビット線をプリチャージする。セット電圧Ｖｓｅｔとは、相変化記憶素子ＰＣを結晶化する際にビット線に与えるべき電圧であり、リード動作時においてビット線に与えるべき電圧（リード電圧）よりも高い電圧である。本実施形態では、ライトデータＤＱの論理レベルにかかわらず、選択されたビット線をセット電圧Ｖｓｅｔにプリチャージし、その後、ライトデータＤＱの論理レベルに応じてセット動作又はリセット動作を行う。

これにより、ライトデータＤＱの論理レベルが実際にセット動作を示している場合には、既にビット線がセット電圧Ｖｓｅｔまでプリチャージされていることから、メモリセルＭＣを速やかにセットすることが可能となる。

一方、ライトデータＤＱの論理レベルがリセット動作を示している場合には、ビット線をリセット動作に必要なレベル（リセット電圧Ｖｒｅｓｅｔ）に変化させる必要がある。リセット電圧Ｖｒｅｓｅｔとは、相変化記憶素子ＰＣをアモルファス化する際にビット線に与えるべき電圧であり、セット電圧Ｖｓｅｔよりも高い電圧である。しかしながら、この場合においても、ビット線が既にセット電圧Ｖｓｅｔまでプリチャージされていることから、リード／ライトアンプ３３はビット線をセット電圧Ｖｓｅｔからリセット電圧Ｖｒｅｓｅｔまで変化させるだけでよい。セット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの差は１Ｖ程度であることから、メモリセルＭＣを速やかにリセットすることが可能となる。

このようなビット線のプリチャージが可能である理由は、アクティブコマンドが発行された時点でカラムアドレスＣＡが確定しているからに他ならない。つまり、ＤＲＡＭとは異なり、ライトコマンドが発行される前にカラムアドレスＣＡが確定していることから、ライトコマンドの発行に応答してビット線を直ちにプリチャージすることができる。これにより、ビット線のライトコマンドが発行されてから実際にライトデータＤＱの書き込みを開始するまでの時間を短縮することが可能となる。

尚、本実施形態では、ライトデータＤＱの論理レベルにかかわらず、選択されたビット線をセット電圧Ｖｓｅｔにプリチャージしているが、図１１に示すように、ライトデータＤＱの論理レベルにかかわらず、選択されたビット線をリセット電圧Ｖｒｅｓｅｔにプリチャージしても構わない。この場合、ライトデータＤＱの論理レベルがセット動作を示している場合には、ビット線をセット電圧Ｖｓｅｔに低下させる必要があるが、上述の通り、セット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの差は１Ｖ程度であることから、速やかにセット電圧Ｖｓｅｔに変化させることが可能である。

さらに、図１２に示すように、ライトデータＤＱの論理レベルにかかわらず、選択されたビット線をセット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔとは異なる電圧Ｖｐにプリチャージしても構わない。図１２に示す例では、セット電圧Ｖｓｅｔよりもやや低い電圧にプリチャージしている。この場合、ライトデータＤＱの論理レベルが確定した後、ビット線をプリチャージ電圧Ｖｐからセット電圧Ｖｓｅｔ又はリセット電圧に変化させる必要があるが、プリチャージ電圧Ｖｐをセット電圧Ｖｓｅｔ又はリセット電圧Ｖｒｅｓｅｔの近傍に設定しておけば、速やかにセット電圧Ｖｓｅｔ又はリセット電圧に変化させることが可能である。

図１３は、本発明の好ましい実施形態によるデータ処理システムのブロック図である。

図１３に示すデータ処理システムは、上述した半導体記憶装置（ＰＲＡＭ）１０と、半導体記憶装置（ＤＲＡＭ）１１と、これらを制御するメモリコントローラ１２とを備えている。メモリコントローラ１２とＰＲＡＭ１０及びＤＲＡＭ１１は、アドレスバスＡＢＵＳ、コマンドバスＣＢＵＳ及びデータバスＤＢＵＳによって相互に接続されている。つまり、アドレスバスＡＢＵＳ、コマンドバスＣＢＵＳ及びデータバスＤＢＵＳは、ＰＲＡＭ１０及びＤＲＡＭ１１に対して共通に設けられている。もちろん、チップ選択信号など一部の信号を供給する配線については、ＰＲＡＭ１０とＤＲＡＭ１１とで個別に配線されている。

このように、本実施形態による半導体記憶装置（ＰＲＡＭ）１０は、ＤＲＡＭ１１との互換性が確保されていることから、これらを混在させて使用することが可能である。ＤＲＡＭ１１のアドレス割り付けについては図４（ｂ）を用いて説明したとおりである。つまり、アクティブコマンドに同期して同時に入力されるブロックアドレス（マットアドレス）及びロウアドレスに基づいて、複数のメモリセルアレイのいずれか及び選択されたメモリセルアレイに含まれる複数のワード線のいずれかがそれぞれ選択され、リードコマンド又ライトコマンドに同期して入力されるカラムアドレスに基づいて、複数のビット線のいずれかが選択される。

もちろん、ＰＲＡＭ１０とＤＲＡＭ１１とを混在させて使用することは必須でなく、複数のＰＲＡＭ１０によってメモリモジュールを構成しても構わない。この場合であっても、メモリコントローラ１２としては、ＤＲＡＭ用のメモリコントローラを使用することが可能である。このように、ＰＲＡＭ専用のメモリコントローラを用いる必要がなくなるため、開発コスト及び設計コストを削減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では本発明をＰＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類の半導体記憶装置、例えばＲＲＡＭ（Resistance Random Access Memory）に適用することも可能である。ＲＲＡＭのメモリセルは、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料からなる可変抵抗素子を有している。したがって、本発明をＲＲＡＭに適用する場合には、上記実施形態においてメモリセルＭＣに供給した書き込み電流の代わりに、書き込み電圧を用いればよい。本発明においては、書き込み電流と書き込み電圧を「書き込み信号」と総称する。

また、上記実施形態では、ページごとに１つのリード／ライトアンプを設けているが、ページごとに設けるアンプがリード／ライトアンプであることは必須でなく、リードアンプ又はライトアンプの一方であっても構わない。例えば、ライトアンプについてはページごとに１つ設け、リードアンプについてはビット線ごとに設けても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置１０のブロック図である。 メモリセルアレイ２０のバンク０の構造を示すブロック図である。 メモリセルアレイＰ０の構造を示す回路図である。 （ａ）は半導体記憶装置１０のアドレス割り付けを説明するための図であり、（ｂ）は一般的なＤＲＡＭのアドレス割り付けを説明するための図である。 （ａ）は半導体記憶装置１０の動作制御タイミングを説明するためのタイミング図であり、（ｂ）は一般的なＤＲＡＭの動作制御タイミングを説明するためのタイミング図である。 アクティブコマンドを入力した後、ライトコマンドを連続入力する場合の動作を示すタイミング図である。 本発明の好ましい第２の実施形態を示す図である。 本発明の好ましい第３の実施形態を示す図である。 本発明の好ましい第４の実施形態を示す図である。 第４の実施形態におけるライト動作を説明するためのタイミング図である。 第４の実施形態におけるライト動作の別の例を説明するためのタイミング図である。 第４の実施形態におけるライト動作のさらに別の例を説明するためのタイミング図である。 本発明の好ましい実施形態によるデータ処理システムのブロック図である。

符号の説明

１０ 半導体記憶装置（ＰＲＡＭ）
１１ 半導体記憶装置（ＤＲＡＭ）
１２ メモリコントローラ
２０ メモリセルアレイ
３１ ワードドライバ
３１Ｍ メインワードドライバ
３１Ｓ サブワードドライバ
３２ カラムスイッチ
３３ ライトアンプ
４１ ロウアドレスデコーダ
４２ カラムアドレスデコーダ
４３ ページアドレスデコーダ
５０ データ入出力回路
６０ コマンドデコーダ
７０ 内部クロック生成回路
Ｐ０〜Ｐ５１１ メモリセルアレイ（ページ）
ＢＬ ビット線
ＷＬ ワード線
ＭＷＬ メインワード線
ＳＷＬ サブワード線
ＭＣ メモリセル
ＰＣ 相変化記憶素子
ＳＴ 選択トランジスタ
ＰＲＥ プリチャージ回路

Claims (11)

1. それぞれ複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に接続された複数のメモリセルとを有する複数のメモリセルアレイと、
   第１のコマンドに同期して入力される第１及び第２のアドレスに基づいて、前記複数のメモリセルアレイの各々について前記複数のワード線のいずれか及び前記複数のビット線のいずれかをそれぞれ選択し、前記第１のコマンドの後に発行される第２のコマンドに同期して入力される第３のアドレスに基づいて、前記複数のメモリセルアレイのいずれかを選択するアドレス選択回路と、を備えることを特徴とする半導体記憶装置。
2. 前記複数のメモリセルアレイのそれぞれに対し１つずつ設けられた複数のアンプをさらに備え、
   前記アドレス選択回路は、前記第１のアドレスに基づいて前記複数のワード線のいずれかを活性化させるワードドライバと、前記第２のアドレスに基づいて前記複数のビット線のいずれかを対応する前記アンプに接続するカラムスイッチと、前記第３のアドレスに基づいて前記複数のアンプのいずれかを選択するページアドレスデコーダとを含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ワードドライバは、前記ページアドレスデコーダによる前記アンプの選択に同期して活性化されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記複数のアンプは、それぞれ前記ビット線を書き込み電圧にプリチャージするプリチャージ回路を含んでおり、
   前記プリチャージ回路は、前記第２のコマンドがライトコマンドである場合、前記カラムスイッチを介して前記アンプに接続された前記ビット線に対し、前記ライトコマンドの発行に応答してプリチャージを開始することを特徴とする請求項３に記載の半導体記憶装置。
5. １つのバンクに含まれる前記メモリセルアレイの数は、１つのメモリセルアレイに含まれる前記ビット線の数よりも多いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記メモリセルは、前記ビット線を介して供給される書き込み信号に基づいて抵抗値を変化させることが可能な可変抵抗素子を含んでいることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
7. 前記第１のコマンドの発行に同期して前記第１及び第２のアドレスを同時に供給し、前記第２のコマンドの発行に同期して前記第３のアドレスを供給するメモリコントローラと、前記メモリコントローラに接続された請求項１乃至６のいずれか一項に記載の半導体記憶装置とを備えるデータ処理システムであって、
   前記半導体記憶装置は、前記第１のアドレスをロウアドレスとして受け付け、前記第２のアドレスをカラムアドレスとして受け付け、前記第３のアドレスをページアドレスとして受け付けることを特徴とするデータ処理システム。
8. 前記メモリコントローラに接続されたＤＲＡＭをさらに備え、
   前記ＤＲＡＭは、それぞれ複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に接続された複数のメモリセルとを有する複数のメモリセルアレイを有しており、
   前記第１及び第２のアドレスに基づいて複数のメモリセルアレイのいずれか及び選択されたメモリセルアレイに含まれる前記複数のワード線のいずれかを選択し、前記第３のアドレスに基づいて、前記複数のビット線のいずれかを選択することを特徴とする請求項７に記載のデータ処理システム。
9. 前記半導体記憶装置及び前記ＤＲＡＭは、共通のアドレスバスを介して前記メモリコントローラに接続されていることを特徴とする請求項８に記載のデータ処理システム。
10. 相変化記録素子を含むメモリセルが接続され、複数のページに分類された複数のビット線と、
    同じページに属する複数のビット線に対して１つずつ設けられた複数のアンプと、
    前記ページごとにそれぞれ設けられ、同じページに属する複数のビット線のいずれか一つを対応するアンプに接続する複数のカラムスイッチと、
    第１のコマンドに同期して入力されるアドレスに基づいて、前記複数のカラムスイッチを共通に制御するカラムアドレスデコーダと、
    第２のコマンドに同期して入力されるアドレスに基づいて、前記複数のアンプのいずれか一つを選択するページアドレスデコーダと、を備えることを特徴とする半導体記憶装置。
11. 前記第１のコマンドを受け付けた後、前記第２のコマンドを連続的に受け付けることによって、前記複数のカラムスイッチの選択状態を維持したまま、前記ページアドレスデコーダによる前記アンプの選択を連続的に切り替えることを特徴とする請求項１０に記載の半導体記憶装置。

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