JP5655169B2 - 複数のセンスアンプ及びこれを備える半導体装置 - Google Patents
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Description
100 変換回路
101 読み出しトランジスタ
102 プリチャージトランジスタ
103 リセットトランジスタ
111,112 トランジスタ
120 電流制限回路
200 増幅回路
210 差動回路部
220 ラッチ部
230 出力回路
310 タイミング信号生成部
311 第1のセンスアンプ制御部
312 第2のセンスアンプ制御部
A,B,C 内部ノード
BL ビット線
BUS データバス
CA セルアレイ
CTL 制御回路
GBL グローバルビット線
MC メモリセル
PC 相変化記憶素子
SA1 第1のセンスアンプ
SA2 第2のセンスアンプ
Tr 選択トランジスタ
TRL1 第1のトランスファライン
TRL2 第2のトランスファライン
TSW1 第1のトランスファスイッチ
TSW2 第2のトランスファスイッチ
WL ワード線
XDEC ロウデコーダ
YSW Yスイッチ
Claims (6)
- 第1及び第2のセンスアンプを含む複数のセンスアンプであって、
前記第1のセンスアンプは第1の端子を有し、前記第1のセンスアンプは第1のプリチャージ期間に前記第1の端子を第1の電圧にチャージし、前記第1の端子の電圧は、第1の変換期間において、複数の配線から選択された第1の配線の電圧に応答して前記第1の電圧から第1の変換電圧に変換され、前記第1のセンスアンプは第1の増幅期間に前記第1の端子の前記第1の変換電圧を増幅し、
前記第2のセンスアンプは第2の端子を有し、前記第2のセンスアンプは第2のプリチャージ期間に前記第2の端子を第2の電圧にチャージし、前記第2の端子の電圧は、第2の変換期間において、前記複数の配線から選択された第2の配線の電圧に応答して前記第2の電圧から第2の変換電圧に変換され、前記第2のセンスアンプは第2の増幅期間に前記第2の端子の前記第2の変換電圧を増幅し、
前記第1の増幅期間は、少なくとも前記第2のプリチャージ期間及び前記第2の増幅期間と重複している、複数のセンスアンプ。 - 前記第1の増幅期間は、さらに前記第2の変換期間と重複している、請求項1に記載の複数のセンスアンプ。
- 請求項1に記載の複数のセンスアンプと、複数のメモリセルとを備え、
前記複数の配線は、前記複数のメモリセルのそれぞれ対応するものに接続される、半導体装置。 - 前記複数のメモリセルはそれぞれ可変抵抗素子を含む、請求項3に記載の半導体装置。
- 前記可変抵抗素子は相変化材料を含む、請求項4に記載の半導体装置。
- 前記第1の増幅期間は、さらに前記第2の変換期間と重複している、請求項3乃至5のいずれか一項に記載の半導体装置。
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JP2001167580A (ja) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | 半導体記憶装置 |
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