JP5474313B2 - 半導体記憶装置及びその制御方法 - Google Patents

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Description

本発明は半導体記憶装置及びその制御方法に関し、特に、複数のビット線のいずれにも接続可能な複数のセンスアンプを有する半導体記憶装置及びその制御方法に関する。
現在、半導体記憶装置には種々のタイプのものが存在し、代表的な半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。ＤＲＡＭの多くはクロック信号に同期してデータの入出力を行うシンクロナス型であり、７ｎｓ程度のサイクルでランダムアクセスが可能である。
しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１〜４参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用してデータを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。一方、データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、ＰＲＡＭは、ＤＲＡＭと異なり非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
特開２００６−２４３５５号公報 特開２００５−１５８１９９号公報 特開２００６−３１７９５号公報 特開２００６−２９４１８１号公報 特開平５−３０３８９１号公報
ＤＲＡＭは電圧センス型の半導体記憶装置であることから、ビット線対に生じる電位差をセンスアンプで増幅することによりデータの読み出しが行われる。これに対し、ＰＲＡＭは電流センス型の半導体記憶装置であることから、データ読み出しにおいては、メモリセルに読み出し電流を流すことによって保持内容を電位差に変換し、さらに、この電位差を増幅する必要がある。
このため、ＰＲＡＭのセンスアンプは、ＤＲＡＭのセンスアンプに比べて回路規模が非常に大きくなる。したがって、ＤＲＡＭのようにビット線ごとにセンスアンプを設けることは現実的でなく、複数のビット線に対して同じセンスアンプを共用する必要が生じる。
しかしながら、複数のビット線に対して同じセンスアンプを共用すると、連続したリード動作が要求された場合、現在のセンス動作が完了してから次のセンス動作を開始する必要が生じるため、センスアンプの動作速度によってデータの読み出しサイクルが制限されてしまう。このため、データの読み出しサイクルがＤＲＡＭに比べて大幅に長くなり、ＤＲＡＭとの互換性を保つことができなくなるという問題があった。
このような問題は、ＰＲＡＭだけでなく、センス動作に時間のかかる他のタイプの半導体記憶装置（例えばＲＲＡＭ：Resistive Random Access Memory）においても同様に生じる問題である。
したがって、本発明の目的は、データの読み出しを高速に行うことが可能な半導体記憶装置及びその制御方法を提供することである。
また、本発明の他の目的は、複数のビット線が同じセンスアンプを共有するタイプの半導体記憶装置であって、データの読み出しを高速に行うことが可能な半導体記憶装置、並びに、その制御方法を提供することである。
本発明による半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線とビット線の交点に配置された複数のメモリセルと、複数のワード線のいずれかを選択するワードドライバと、複数のビット線のいずれにも接続可能な複数のセンスアンプと、ワードドライバによって所定のワード線が選択された状態で、所定のワード線に繋がる複数のメモリセルに対して連続したリード動作が要求されたことに応答して、複数のセンスアンプを順次起動するセンスアンプ起動回路と、ワードドライバによって所定のワード線が選択された状態で、所定のワード線に繋がる同じメモリセルに対して連続したリード動作が要求されたことに応答して、センスアンプ起動回路の動作を一時的に停止させるアドレス判定回路と、を備えることを特徴とする。
また、本発明による半導体記憶装置の制御方法は、複数のワード線と、複数のビット線と、ワード線とビット線の交点に配置された複数のメモリセルと、複数のワード線のいずれかを選択するワードドライバと、複数のビット線のいずれにも接続可能な複数のセンスアンプとを備える半導体記憶装置の制御方法であって、ワードドライバによって所定のワード線が選択された状態で、所定のワード線に繋がる複数のメモリセルに対して連続したリード動作が要求されたことに応答して、複数のセンスアンプを順次起動し、ワードドライバによって所定のワード線が選択された状態で、所定のワード線に繋がる同じメモリセルに対して連続したリード動作が要求されたことに応答して、センスアンプの起動を一時的に停止させることを特徴とする。
本発明によれば、複数のビット線のいずれにも接続可能な複数のセンスアンプを備えていることから、同じワード線に繋がる複数のメモリセルに対するリード動作を並列に実行することが可能となる。これにより、センス動作に時間がかかる場合であっても、並列動作によりデータの読み出しを高速に行うことが可能となる。
しかも、同じメモリセルに対してリード動作が連続して要求された場合には、アドレス判定回路によってセンスアンプの起動が一時的に停止することから、同じメモリセルに対して複数のセンスアンプが並列に動作することがない。これにより、同じメモリセルに対して複数のセンスアンプが並列に動作することによって生じるデータの破壊を回避することが可能となる。
その結果、任意のアドレスに対して高速なリード動作を行うことができることから、例えば本発明の対象がＰＲＡＭであっても、ＤＲＡＭとの互換性を確保することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置の構造を示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１０は、複数のメモリセルを含むメモリセルアレイ１１と、アドレス信号ＡＤＤを受ける複数のアドレス端子２１と、コマンド信号ＣＭＤを受ける複数のコマンド端子２２と、外部クロック信号ＣＫを受けるクロック端子２３と、データＤＱの入出力を行うデータ端子２４とを備えている。特に限定されるものではないが、本実施形態による半導体記憶装置１０は、外部クロック信号ＣＫに同期して動作するシンクロナス型の半導体記憶装置である。
アドレス端子２１を介して入力されるアドレス信号ＡＤＤは、アドレスバッファ３１に供給される。アドレスバッファ３１に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤについてはロウデコーダ３２に供給され、カラムアドレスについてはカラムデコーダ３３及びアドレス判定回路３４に供給される。メモリセルアレイ１１及びアドレス判定回路３４の詳細については後述する。
ロウデコーダ３２は、ロウアドレスＸＡＤをデコードし、デコード結果をメモリセルアレイ１１内のワードドライバ（ＷＤ）に供給する回路である。これにより、メモリセルアレイ１１に含まれる複数のワード線のいずれか選択される。
カラムデコーダ３３は、カラムアドレスＹＡＤをデコードし、デコード結果をメモリセルアレイ１１内のカラムスイッチ（ＹＳＷ）に供給する回路である。これにより、複数のカラムスイッチのいずれかが導通状態となる。
コマンド端子２２を介して入力されるコマンド信号ＣＭＤは、コマンドデコーダ４１に供給される。コマンドデコーダ４１は、コマンド信号ＣＭＤを解析することによって、各種内部コマンドを生成する回路である。コマンドデコーダ４１は種々の内部コマンドを生成するが、図１にはリードイネーブル信号ＣＹＥ、リセット信号ＲＳＴ及びセンスアンプ選択信号ＳＡ１，ＳＡ２のみを示している。他の内部コマンドについては、本発明の要旨と直接関係がないことから説明を省略する。
リードイネーブル信号ＣＹＥは、センスアンプ起動回路４２及び判定出力制御回路４３に供給される。また、リセット信号ＲＳＴは判定出力制御回路４３に供給され、センスアンプの選択信号ＳＡ１，ＳＡ２はセンスアンプ起動回路４２に供給される。センスアンプ起動回路４２及び判定出力制御回路４３の詳細については後述する。
クロック端子２３を介して入力される外部クロック信号ＣＫは、クロック制御回路５１に供給される。クロック制御回路５１は、外部クロック信号ＣＫに基づいて各種内部クロックを生成する回路である。クロック制御回路５１は種々の内部クロックを生成するが、図１にはラッチクロックＣＬＫのみを示している。他の内部クロックについては、本発明の要旨と直接関係がないことから説明を省略する。ラッチクロックＣＬＫは、アドレス判定回路３４及び判定出力制御回路４３に供給される。
メモリセルアレイ１１から読み出されたデータは、第１及び第２のセンスアンプ６１，６２によって増幅される。センスアンプ６１，６２は、それぞれセンスアンプ起動信号ＳＡＥ１，ＳＡＥ２によって起動される。センスアンプ起動信号ＳＡＥ１，ＳＡＥ２は、センスアンプ起動回路４２より供給される信号である。詳細については後述するが、これらセンスアンプ６１，６２は互いに並列動作が可能であり、これによって読み出しサイクルの短縮が図られている。
センスアンプ６１，６２の出力はデータバスＢＵＳを介して出力制御回路７０に供給される。出力制御回路７０は、ＦＩＦＯ回路７１及び出力回路７２を含み、データバスＢＵＳを介して供給されたリードデータＤＱをデータ端子２４から出力する。リードデータＤＱの出力は、外部クロック信号ＣＫに同期して行われる。また、データバスＢＵＳ上には、ラッチ回路７３が設けられており、これによりセンスアンプ６１，６２から出力されるリードデータが変化しない限り、データバスＢＵＳ上のデータは直前の状態を保持する。
尚、図１においては、データ端子２４を１個しか表記していないが、本発明がこれに限定されるものではなく、仕様に応じてデータ端子２４を複数（例えば１６個）設けても構わない。データ端子２４を例えば１６個設ける場合、センスアンプ６１，６２、データバスＢＵＳ及び出力制御回路７０からなる回路群を１６セット設ければよい。これにより、一度に１６ビットのリードデータを出力することが可能となる。
図２は、メモリセルアレイ１１の構造をより詳細に説明するための回路図である。
図２に示すように、メモリセルアレイ１１は、複数のメモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・と、これら複数のメモリマットに対して共通に割り当てられた第１及び第２のトランスファラインＴＲＬ１，ＴＲＬ２とを有している。トランスファラインＴＲＬ１，ＴＲＬ２は、それぞれ第１及び第２のセンスアンプ６１，６２に接続されている。
メモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・は、いずれも複数のワード線ＷＬ１〜ＷＬｍと、複数のビット線ＢＬ１〜ＢＬｎと、これらの交点に配置されたメモリセルＭＣによって構成されている。ワード線ＷＬ１〜ＷＬｍの選択は、ワードドライバＷＤによって行われ、ワード線ＷＬ１〜ＷＬｍのいずれか一つが活性状態とされる。ワードドライバＷＤの動作は、上述の通り、ロウデコーダ３２によって制御される。また、ビット線ＢＬ１〜ＢＬｎは、対応するカラムスイッチＹＳＷを介してグローバルビット線ＧＢＬに接続可能に構成されている。カラムスイッチＹＳＷの動作は、上述の通り、カラムデコーダ３３によって制御される。
本実施形態では、一つのメモリマットあたり、グローバルビット線ＧＢＬが２本設けられている。より具体的には、奇数番目のビット線ＢＬ１，ＢＬ３，・・・ＢＬｎ−１については一方のグローバルビット線ＧＢＬ１（又はＧＢＬ３）が割り当てられ、偶数番目のビット線ＢＬ２，ＢＬ４，・・・ＢＬｎについては他方のグローバルビット線ＧＢＬ２（又はＧＢＬ４）が割り当てられている。このような構成により、奇数番目のビット線を介したリード動作中に、偶数番目のビット線を介したリード動作を並列に実行することが可能となる。もちろん、その逆も可能である。
これに対し、奇数番目のビット線（例えばＢＬ１）を介したリード動作中に、他の奇数番目のビット線（例えばＢＬ３）を介したリード動作を並列に実行することはできない。同様に、偶数番目のビット線（例えばＢＬ２）を介したリード動作中に、他の偶数番目のビット線（例えばＢＬ４）を介したリード動作を並列に実行することはできない。このようなビット線選択を行うと、同じグローバルビット線上でデータの衝突が生じるからである。しかしながら、奇数番目又は偶数番目のビット線の中から、いずれのビット線を選択するか、ロウアドレスによって決まるよう構成すれば、奇数番目又は偶数番目のビット線が連続して選択されることはなくなる。
特に限定されるものではないが、本実施形態においては、トランスファラインＴＲＬ１，ＴＲＬ２を共有するメモリマットＭＡＴのうち、ロウ方向に隣接する２つのメモリマットには同じロウアドレスが割り当てられている。例えば、メモリマットＭＡＴ１２，ＭＡＴ２２に対応するワードドライバＷＤには、同じロウアドレスが供給される。このため、メモリマットＭＡＴ１２に含まれるワード線とＭＡＴ２２に含まれるワード線は、同時に選択されることになる。したがって、同時に選択されるワード線同士は、あらかじめ短絡されていても構わない。
かかる構成により、４本のグローバルビット線ＧＢＬ１〜ＧＢＬ４を用いて４本のビット線を連続して選択することが可能となる。換言すれば、ロウアドレスが確定し、所定のワード線が選択された状態で、４本のビット線を介したリード動作を連続して実行することが可能となる。但し、本発明がこれに限定されるものではなく、例えば、８ビットさらには１６ビットの連続アクセスを可能に構成することも可能である。
図３は、メモリセルＭＣの回路図である。
図３に示すように、メモリセルＭＣは相変化材料からなる相変化記憶素子ＰＣと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース線ＶＳＳとの間に直列接続されている。
相変化記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース線ＶＳＳとの間に相変化記憶素子ＰＣが接続された状態となる。
相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却すればよい。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却すればよい。このような書き込み電流の印加は、図示しない書き込み回路によって供給される。但し、データの書き込み動作は本発明に直接関係しないことから、データの書き込みに関連する説明は省略する。
一方、データの読み出しは、選択トランジスタＴｒをオンさせることによって相変化記憶素子ＰＣをビット線ＢＬに接続し、この状態で読み出し電流を流すことによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このため、メモリセルＭＣは、ＤＲＡＭとは異なり、非破壊読み出しが可能である。また、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。データの読み出しに関連する回路及びその動作については、追って詳述する。
図２に戻って、トランスファスイッチＴＳＷは、第１のトランスファラインＴＲＬ１に接続された第１のトランスファスイッチＴＳＷ１と、第２のトランスファラインＴＲＬ２に接続された第２のトランスファスイッチＴＳＷ２によって構成されている。これらトランスファスイッチＴＳＷ１，ＴＳＷ２は、転送信号Ｓ３０に応答して排他的にオンする。したがって、選択されたメモリセルＭＣは、第１のトランスファスイッチＴＳＷ１がオンすれば第１のセンスアンプ６１に接続され、第２のトランスファスイッチＴＳＷ２がオンすれば第２のセンスアンプ６２に接続されることになる。
上述の通り、トランスファラインＴＲＬ１，ＴＲＬ２は複数のメモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・に対して共通に割り当てられている。したがって、第１及び第２のセンスアンプ６１，６２も、複数のメモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・に対して共通に割り当てられる。つまり、複数のメモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・に対して読み出し回路が２系統設けられていることになる。
ＤＲＡＭのような一般的な半導体記憶装置では、センスアンプはビット線対ごとに割り当てられるため、センスアンプはセルアレイの内部に配置されることが多い。しかしながら、ＰＲＡＭにおいては、データを読み出す場合、相変化記憶素子ＰＣに読み出し電流を流すことによってメモリセルＭＣの保持内容を電位差に変換し、さらに、この電位差を増幅する必要がある。このため、ＰＲＡＭのセンスアンプは、ＤＲＡＭのセンスアンプに比べて回路規模が非常に大きくなる。このような理由から、本実施形態では、複数のメモリマットＭＡＴ１１，ＭＡＴ１２，ＭＡＴ１３・・・に対して、センスアンプ６１，６２を共通に割り当てているのである。
図４は、第１のセンスアンプ６１の回路図である。
図４に示すように、第１のセンスアンプ６１は、変換回路１００と増幅回路２００とタイミング信号生成回路３００によって構成されている。変換回路１００は、メモリセルＭＣの保持内容を電位差に変換する回路であり、増幅回路２００は、変換回路１００によって生成された電位差を増幅する回路である。また、タイミング信号生成回路３００は、プリチャージ信号Ｓ１１、センス活性化信号Ｓ１２及びラッチ信号Ｓ１３を生成する回路であり、センスアンプ起動回路４２より供給されるセンスアンプ起動信号ＳＡＥ１の活性化に応答して、これら信号Ｓ１１〜Ｓ１３を生成する。
図４に示すように、変換回路１００は、内部ノードＡと電源配線との間に並列に接続された読み出しトランジスタ１０１及びプリチャージトランジスタ１０２と、内部ノードＡとグランド配線との間に接続されたリセットトランジスタ１０３とを備えている。
読み出しトランジスタ１０１は、Ｐチャンネル型のＭＯＳトランジスタであり、ダイオード接続されたトランジスタ１１１及び電流制限回路１２０を介して、トランスファラインＴＲＬ１に読み出し電流を供給する役割を果たす。プリチャージトランジスタ１０２もＰチャンネル型のＭＯＳトランジスタであり、ダイオード接続されたトランジスタ１１２及び電流制限回路１２０を介して、トランスファラインＴＲＬ１をプリチャージする役割を果たす。これは、読み出し前の期間ではトランスファラインＴＲＬ１がグランドレベルまで低下しているため、読み出し可能なレベルまで速やかに電位を上昇させる必要があるからである。したがって、プリチャージトランジスタ１０２の電流供給能力は、読み出しトランジスタ１０１の電流供給能力よりも十分に高く設計される。
また、リセットトランジスタ１０３は、Ｎチャンネル型のＭＯＳトランジスタであり、読み出し終了後にトランスファラインＴＲＬ１をグランドレベルまで低下させる役割を果たす。
プリチャージトランジスタ１０２のゲートには、プリチャージ信号Ｓ１１が供給される。このため、プリチャージ信号Ｓ１１が活性レベル（ローレベル）になると、トランスファラインＴＲＬ１は速やかにプリチャージされる。また、読み出しトランジスタ１０１とリセットトランジスタ１０３のゲートには、センス活性化信号Ｓ１２が共通に供給される。このため、センス活性化信号Ｓ１２が活性レベル（ローレベル）になると、トランスファラインＴＲＬ１には読み出し電流が供給され、非活性レベル（ハイレベル）になると、トランスファラインＴＲＬ１はグランドレベルに接続される。
一方、増幅回路２００は、差動回路部２１０、ラッチ部２２０及び出力回路２３０を含んでいる。
差動回路部２１０は、内部ノードＡの電位と基準電位Ｖｒｅｆを比較する回路であり、センス活性化信号Ｓ１２が活性レベルになると比較動作を実行し、内部ノードＢ，Ｃ間により大きな電位差を生じさせる。また、ラッチ部２２０は、差動回路部２１０の出力を保持する回路であり、ラッチ信号Ｓ１３が活性レベル（ハイレベル）になると、ラッチ動作を実行する。さらに、出力回路２３０は、差動回路部２１０の出力に基づいてデータバスＢＵＳを駆動する回路であり、ラッチ信号Ｓ１３が活性レベルになると、出力動作を実行する。
以上が第１のセンスアンプ６１の回路構成である。第２のセンスアンプ６２については、変換回路１００が第２のトランスファラインＴＲＬ２に接続される点、並びに、タイミング信号生成回路３００にセンスアンプ起動信号ＳＡＥ２が供給される点を除き、図４に示した第１のセンスアンプ６１と同じ回路構成を有している。
図５は、第１のセンスアンプ６１の動作を説明するためのタイミング図である。
第１のセンスアンプＳＡ１を用いたデータの読み出しを行う前の状態においては（時刻ｔ１以前）、プリチャージ信号Ｓ１１及びセンス活性化信号Ｓ１２はいずれもハイレベルである。これによりリセットトランジスタ１０３がオンすることから、トランスファラインＴＲＬ１はグランドレベルに保たれる。
そして、時刻ｔ１においてプリチャージ信号Ｓ１１及びセンス活性化信号Ｓ１２をローレベルに活性化させると、リセットトランジスタ１０３がオフし、読み出しトランジスタ１０１及びプリチャージトランジスタ１０２がオンすることから、トランスファラインＴＲＬ１がプリチャージされる。これにより、内部ノードＡの電位は、基準電位Ｖｒｅｆ近傍まで上昇する。
次に、時刻ｔ２において、所定の転送信号Ｓ３０を活性化させる。これにより、読み出し対象となるメモリマットＭＡＴに対応した、第１のトランスファスイッチＴＳＷ１がオンする。その結果、センスアンプＳＡ１からみたトランスファラインＴＲＬ１の容量が増大することから、内部ノードＡの電位は急速に低下する。しかしながら、読み出しトランジスタ１０１及びプリチャージトランジスタ１０２がオンしていることから、プリチャージ動作が進行し、内部ノードＡの電位は再び基準電位Ｖｒｅｆ近傍まで上昇する。
次に、プリチャージが完了する時刻ｔ３において、プリチャージ信号Ｓ１１をハイレベルに非活性化させる。センス活性化信号Ｓ１２については活性状態を維持しておく。これにより、トランスファラインＴＲＬ１に供給される電流は、読み出しトランジスタ１０１を介した読み出し電流のみとなる。
このため、読み出し対象のメモリセルＭＣが高抵抗状態、つまり、相変化記憶素子ＰＣがアモルファス状態（リセット状態）であれば、内部ノードＡの電位は基準電位Ｖｒｅｆよりも高くなる。これに対し、読み出し対象のメモリセルＭＣが低抵抗状態、つまり、相変化記憶素子ＰＣが結晶状態（セット状態）であれば、内部ノードＡの電位は基準電位Ｖｒｅｆよりも低くなる。
このように、メモリセルＭＣの保持内容に応じて、内部ノードＡと基準電位Ｖｒｅｆとの間には、所定の電位差が生じることになる。これに応じ、増幅回路２００に含まれる差動回路部２１０は、内部ノードＢ，Ｃにより大きな電位差を生じさせる。
次に、時刻ｔ４において、センス活性化信号Ｓ１２をハイレベルに非活性化させるとともに、ラッチ信号Ｓ１３をハイレベルに活性化させる。これにより、増幅回路２００に含まれるラッチ部２２０は、内部ノードＢ，Ｃの一方を電源電位まで引き上げるとともに、他方をグランドレベルまで引き下げ、この状態を保持する。保持された情報は、出力回路２３０を介してデータバスＢＵＳに出力される。
増幅回路２００に含まれるラッチ部２２０が活性化した後は、読み出されたデータが保持されることから、メモリセルＭＣとセンスアンプＳＡ１との接続は不要である。このため、時刻ｔ４の直後である時刻ｔ５において、転送信号Ｓ３０を非活性化させる。
そして、データバスＢＵＳを介したデータの読み出しが完了した後、時刻ｔ６においてラッチ信号Ｓ１３をローレベルに非活性化させる。これにより、各信号の状態は時刻ｔ１以前の状態に戻ることから、同じセンスアンプ６１を用いた次の読み出し動作を開始することが可能となる。
以上がセンスアンプ６１の動作である。本実施形態においては、このようなセンスアンプが２系統備えられていることから、これら２つのセンスアンプを並列動作させることが可能である。センスアンプの並列動作については後述する。
図６は、判定出力制御回路４３の回路図である。
図６に示すように、判定出力制御回路４３は、従属接続された２つのラッチ回路４３ａ，４３ｂと、ＡＮＤ回路４３ｃによって構成されている。ラッチ回路４３ａ，４３ｂは、いずれも入力ノードＤ、出力ノードＱ、クロックノードＣ及びリセットノードＲを有しており、クロックノードＣに供給されるラッチクロックＣＬＫに同期して、入力ノードＤの論理レベルをラッチする。ラッチした論理レベルは、出力ノードＱから出力される。また、リセットノードＲにはリセット信号ＲＳＴが供給されており、リセット信号ＲＳＴが活性化すると、ラッチ回路４３ａ，４３ｂのラッチ内容はローレベルにリセットされる。リセット信号ＲＳＴは、電源投入時やリセット時に活性化する信号である。
前段のラッチ回路４３ａの入力ノードＤには、リードイネーブル信号ＣＹＥが供給されている。また、その出力ノードＱは、後段のラッチ回路４３ｂの入力ノードＤに接続されている。ＡＮＤ回路４３ｃは、判定許可信号ＣＭＰＥＮを生成する回路であり、一方の入力ノードにはリードイネーブル信号ＣＹＥが供給され、他方の入力ノードには後段のラッチ回路４３ｂの出力が供給されている。
このような回路構成により、判定出力制御回路４３は、ラッチクロックＣＬＫに同期してリードイネーブル信号ＣＹＥが２回連続して発生した場合に、判定許可信号ＣＭＰＥＮを活性化させる。判定出力制御回路４３によって生成される判定許可信号ＣＭＰＥＮは、図１に示したアドレス判定回路３４に供給される。
図７は、アドレス判定回路３４の回路図である。
図７に示すように、アドレス判定回路３４は、カラムアドレスＹＡＤのビット数（ｋ＋１ビット）と同数の比較回路３４０〜３４ｋと、ＮＡＮＤ回路３４ｄによって構成されている。比較回路３４０〜３４ｋには、それぞれカラムアドレスＹＡＤを構成する各ビットＹＡＤ０〜ＹＡＤｋが供給されている。
比較回路３４０〜３４ｋは互いに同じ回路構成を有しており、図７に示すように、従属接続された２つのラッチ回路３４ａ，３４ｂと、ＥＸＮＯＲ（排他的非論理和）回路３４ｃによって構成されている。ラッチ回路３４ａ，３４ｂは、いずれも入力ノードＤ、出力ノードＱ及びクロックノードＣを有しており、クロックノードＣに供給されるラッチクロックＣＬＫに同期して、入力ノードＤの論理レベルをラッチする。ラッチした論理レベルは、出力ノードＱから出力される。
前段のラッチ回路３４ａの入力ノードＤには、カラムアドレスＹＡＤの対応するビットが供給されている。また、その出力ノードＱは、後段のラッチ回路３４ｂの入力ノードＤに接続されている。ＥＸＮＯＲ回路３４ｃは、一致信号ＨＩＴを生成する回路であり、一方の入力ノードにはカラムアドレスＹＡＤの対応するビットが供給され、他方の入力ノードには後段のラッチ回路３４ｂの出力が供給されている。
このような回路構成により、各比較回路３４０〜３４ｋは、カラムアドレスＹＡＤの対応するビットが２回連続して同じ論理レベルである場合に、一致信号ＨＩＴを活性化させる。比較回路３４０〜３４ｋからの一致信号ＨＩＴは、全てＮＡＮＤ回路３４ｄに供給される。さらに、ＮＡＮＤ回路３４ｄには、判定出力制御回路４３によって生成された判定許可信号ＣＭＰＥＮが入力されている。
これにより、アドレス判定回路３４は、判定許可信号ＣＭＰＥＮが活性化しており、且つ、カラムアドレスＹＡＤが連続して同じ値であるという条件が満たされると、センス停止信号ＳＡＳＴＰをローレベルに活性化させる。
このような条件が満たされるケースとしては、ロウアドレスが固定された状態で、同一のカラムアドレスＹＡＤを指定してリードコマンドが連続して発行された場合（ケース１）や、ロウアドレスが固定された状態で、バースト動作の最後のカラムアドレスＹＡＤと同じカラムアドレスを指定してリードコマンドが発行された場合（ケース２）が該当する。ここで、「ロウアドレスが固定された状態」であることが条件となるのは、ロウアドレスが固定された状態で連続したリード動作を行わなければ、判定許可信号ＣＭＰＥＮが活性化しないからである。尚、ロウアドレスが固定された状態においては、所定のワード線が選択されたままの状態に維持される。
このようにして生成されるセンス停止信号ＳＡＳＴＰは、図１に示したセンスアンプ起動回路４２に供給される。
図８は、センスアンプ起動回路４２の回路図である。
図８に示すように、センスアンプ起動回路４２は、２つのＡＮＤ回路４２ａ，４２ｂによって構成されている。ＡＮＤ回路４２ａ，４２ｂには、センス停止信号ＳＡＳＴＰ及びリードイネーブル信号ＣＹＥが共通に供給されているとともに、センスアンプの選択信号ＳＡ１，ＳＡ２が個別に供給されている。センスアンプの選択信号ＳＡ１，ＳＡ２は、リード動作時においてセンスアンプ６１，６２のいずれを使用するかを選択する信号であり、少なくとも連続したリード動作時においては、交互に活性化される。
このような構成により、リード動作時においては、リードイネーブル信号ＣＹＥに同期してセンスアンプ起動信号ＳＡＥ１，ＳＡＥ２のいずれか一方がハイレベルに活性化することになる。但し、センス停止信号ＳＡＳＴＰがローレベルとなっている場合は、センスアンプ選択信号ＳＡ１，ＳＡ２がマスクされ、センスアンプ起動信号ＳＡＥ１，ＳＡＥ２はいずれもローレベルに保持される。センス停止信号ＳＡＳＴＰがローレベルとなる条件については、上述したとおりである。
以上が本実施形態による半導体記憶装置１０の構成である。次に、本実施形態による半導体記憶装置１０の動作について説明する。
図９は、半導体記憶装置１０の動作を説明するためのタイミング図である。
図９に示す例では、外部クロック信号ＣＫのアクティブエッジＣＫ０，ＣＫ１，ＣＫ２，ＣＫ４及びＣＫ５に同期してリードコマンドが発行され、それぞれ指定されたカラムアドレスＹＡＤが図９に示す値である場合を示している。また、図９には示されていないが、アクティブエッジＣＫ０よりも以前にアクティブコマンドが発行されている。これにより、少なくともアクティブエッジＣＫ０以降においては、ロウアドレスが確定した状態である。つまり、所定のワード線が選択された状態が保たれている。
図９に示すように、リードコマンド（ＲＥＡＤ）が発行されると、そのたびにリードイネーブル信号ＣＹＥが活性化する。また、センスアンプ起動信号ＳＡＥ１，ＳＡＥ２は、外部クロック信号ＣＫ又はリードイネーブル信号ＣＹＥに対して交互に活性化し、これによって、センスアンプ６１，６２が交互に選択される。例えば、図９に示すように、外部クロック信号ＣＫに対してセンスアンプ起動信号ＳＡＥ１，ＳＡＥ２を交互に活性化させる場合、アクティブエッジＣＫ０，ＣＫ２，ＣＫ４に同期したリードコマンドに対しては、センスアンプ起動信号ＳＡＥ１が活性化し、これによってセンスアンプ６１が選択される。また、アクティブエッジＣＫ１に同期したリードコマンドに対しては、センスアンプ起動信号ＳＡＥ２が活性化し、これによってセンスアンプ６２が選択される。これに対し、リードイネーブル信号ＣＹＥに対してセンスアンプ起動信号ＳＡＥ１，ＳＡＥ２を交互に活性化させる場合、アクティブエッジＣＫ０，ＣＫ２に同期したリードコマンドに対してはセンスアンプ起動信号ＳＡＥ１が活性化し、アクティブエッジＣＫ１，ＣＫ４に同期したリードコマンドに対してはセンスアンプ起動信号ＳＡＥ２が活性化する。図９には、クロック信号ＣＫに対してセンスアンプ起動信号ＳＡＥ１，ＳＡＥ２を交互に活性化させた例を示しているが、本発明がこれに限定されるものではない。
また、アクティブエッジＣＫ１，ＣＫ２，ＣＫ５に同期したリードコマンドは、連続したリードコマンドの２回目（又はそれ以上）に該当することから、これに応答して判定許可信号ＣＭＰＥＮが活性化している。上述の通り、判定許可信号ＣＭＰＥＮが活性化すると、アドレス判定回路３４による判定動作が許可された状態となる。
しかしながら、アクティブエッジＣＫ１に同期したリードコマンドにおいては、直前（ＣＫ０）のリード動作において指定されたカラムアドレスＹＡＤ（００００）とは異なるカラムアドレスＹＡＤ（０００１）が指定されていることから、センス停止信号ＳＡＳＴＰは活性化せず、ハイレベルを保持している。同様に、アクティブエッジＣＫ２に同期したリードコマンドにおいても、直前（ＣＫ１）のリード動作において指定されたカラムアドレスＹＡＤ（０００１）とは異なるカラムアドレスＹＡＤ（０００２）が指定されていることから、センス停止信号ＳＡＳＴＰは活性化せず、ハイレベルを保持している。
このように、リードコマンドが連続して発行された場合であっても、指定されるカラムアドレスＹＡＤが異なる場合には、センス停止信号ＳＡＳＴＰはハイレベルを保持するために、センスアンプ起動信号ＳＡＥ１，ＳＡＥ２は交互に活性化し、センスアンプ６１，６２による並列動作が実行される。センスアンプ６１，６２の並列動作については後述する。
一方、アクティブエッジＣＫ４に同期したリードコマンドにおいては、前回（ＣＫ２）のリード動作において指定されたカラムアドレスＹＡＤ（０００２）と同じカラムアドレスＹＡＤ（０００２）が指定されているが、直前（ＣＫ３）に同期したリードイネーブル信号ＣＹＥが発生していないことから、判定許可信号ＣＭＰＥＮが非活性状態である。その結果、センス停止信号ＳＡＳＴＰはハイレベルを保持する。
これに対し、アクティブエッジＣＫ５に同期したリードコマンドにおいては、直前（ＣＫ４）のリード動作において指定されたカラムアドレスＹＡＤ（０００２）と同じカラムアドレスＹＡＤ（０００２）が指定されている。このため、センス停止信号ＳＡＳＴＰがローレベルに活性化する。その結果、センスアンプの選択信号（この場合ＳＡ２）がマスクされ、本来活性化すべきであったセンスアンプ起動信号ＳＡＥ２がローレベルのままとなる。これにより、指定されたカラムアドレスＹＡＤ（０００２）に対するセンス動作は行われなくなる。
しかしながら、本実施形態では、データバス上にラッチ回路７３が設けられており、直前のリードデータが保持されていることから、センス動作を行うことなく、正しいリードデータ（ＤＡＴＡ０００２）を出力することが可能となる。
このように、本実施形態では、同じメモリセルに対して２つのセンスアンプ６１，６２が並列に動作するような条件が発生した場合、後から選択されるセンスアンプ（図９に示した例ではセンスアンプ６２）の動作を停止させている。このため、同じメモリセルに対して複数のセンスアンプが並列動作することによるデータの破壊を防止しつつ、正しいリードデータを出力することが可能となる。
尚、特許文献５には、同一アドレスに対して連続したリード動作が要求された場合、メモリセルへのアクセスを行うことなく前回のリードデータを出力する半導体記憶装置が記載されている。しかしながら、特許文献５に記載された半導体記憶装置においては、複数のセンスアンプが複数のビット線のいずれにも接続できるような構成を有しておらず、したがって、複数のセンスアンプを並列に使用することによる高速動作を行うことができない。また、特許文献５に記載された半導体記憶装置は、上記の構成を有していないことから、同一アドレスに対して連続してリード動作を行ってもデータの破壊は生じない。つまり、特許文献５に記載された半導体記憶装置は、本発明とは前提となる構成が相違している。
図１０は、センスアンプ６１，６２の並列動作を説明するための模式的なタイミング図である。
図１０に示すように、センスアンプ６１，６２の動作期間Ｔ０は、いずれもプリチャージ期間Ｔ１と変換期間Ｔ２と増幅期間Ｔ３によって構成される。
プリチャージ期間Ｔ１は、トランスファラインＴＲＬ１又はトランスファラインＴＲＬ２の電位をグランドレベルからプリチャージレベルまで引き上げる期間であり、図５に示した時刻ｔ１〜ｔ３の期間に相当する。したがって、この動作は変換回路１００により実行される。
変換期間Ｔ２は、トランスファラインＴＲＬ１又はトランスファラインＴＲＬ２を介してメモリセルＭＣに読み出し電流を流すことによって、メモリセルの保持内容を電位差に変換する期間であり、図５に示した時刻ｔ３〜ｔ４の期間に相当する。したがって、この動作も変換回路１００により実行される。
増幅期間Ｔ３は、内部ノードＡの電位と基準電位Ｖｒｅｆとの電位差を増幅する期間であり、図５に示した時刻ｔ４〜ｔ６の期間に相当する。したがって、この動作は増幅回路２００により実行される。
そして、本実施形態においては、センスアンプ６１，６２を並列に動作させることが可能であることから、読み出しサイクルは動作期間Ｔ０の１／２に短縮される。但し、図１０に示すように、本実施形態では一方のセンスアンプが増幅期間Ｔ３に入る前に、他方のセンスアンプの読み出し動作を開始させていることから、同じグローバルビット線ＧＢＬに繋がるビット線を連続して選択することはできない。
しかしながら、既に説明したように、同じグローバルビット線ＧＢＬに繋がる複数のビット線には、異なるロウアドレスを割り当てておけば、同じグローバルビット線ＧＢＬに繋がるビット線が連続して選択されることない。図２に示した例では、同じロウアドレスが割り当てられた２つのメモリマット（例えばメモリマットＭＡＴ１２とＭＡＴ２２）には合計４本のグローバルビット線ＧＢＬ１〜ＧＢＬ４が設けられていることから、カラムアドレスＹＡＤを切り替えることにより、連続して４ビットのリード動作が可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、本発明をＰＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類の半導体記憶装置に適用することも可能である。したがって、メモリセルＭＣに含まれる相変化記憶素子ＰＣの代わりに、他の記憶素子（例えばＲＲＡＭに用いられる可変抵抗素子）を用いても構わない。また、メモリセルが不揮発性であることも必須でなく、揮発性であっても構わない。
さらに、メモリセルが可変抵抗素子であることも必須ではないが、可変抵抗素子を用いたメモリセルは、ＤＲＡＭセルなどに比べてセンス動作に時間がかかることから、本発明はこのようなメモリセルを用いた半導体記憶装置への適用が非常に好適である。上述の通り、このようなタイプの半導体記憶装置においては、センスアンプの回路規模が非常に大きくなるため、ＤＲＡＭのようにビット線ごとにセンスアンプを設けることは現実的でないからである。
また、上記実施形態では、２つのセンスアンプ６１，６２を並列動作させているが、３つ以上のセンスアンプを並列に使用することも可能である。図１１は、３つのセンスアンプ６１〜６３を並列に使用した場合の動作を説明するための図である。図１１に示すように、３つのセンスアンプ６１〜６３を並列に使用すれば、読み出しサイクルを動作期間Ｔ０の１／３に短縮することが可能となる。もちろん、４つ以上のセンスアンプを並列に使用すれば、読み出しサイクルのさらなる短縮が可能となる。
本発明の好ましい実施形態による半導体記憶装置の構造を示すブロック図である。 メモリセルアレイ１１の構造をより詳細に説明するための回路図である。 メモリセルＭＣの回路図である。 第１のセンスアンプ６１の回路図である。 第１のセンスアンプ６１の動作を説明するためのタイミング図である。 判定出力制御回路４３の回路図である。 アドレス判定回路３４の回路図である。 センスアンプ起動回路４２の回路図である。 半導体記憶装置１０の動作を説明するためのタイミング図である。 センスアンプ６１，６２の並列動作を説明するための模式的なタイミング図である。 センスアンプ６１〜６３の並列動作を説明するための模式的なタイミング図である。
符号の説明
１０ 半導体記憶装置
１１ メモリセルアレイ
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
３１ アドレスバッファ
３２ ロウデコーダ
３３ カラムデコーダ
３４ アドレス判定回路
３４０〜３４ｋ 比較回路
３４ａ，３４ｂ，４３ａ，４３ｂ ラッチ回路
３４ｃ ＥＸＮＯＲ回路
３４ｄ ＡＮＤ回路
４１ コマンドデコーダ
４２ センスアンプ起動回路
４２ａ，４２ｂ，４３ｃ ＡＮＤ回路
４３ 判定出力制御回路
５１ クロック制御回路
６１，６２ センスアンプ
７０ 出力制御回路
７１ ＦＩＦＯ回路
７２ 出力回路
７３ ラッチ回路
１００ 変換回路
１０１ 読み出しトランジスタ
１０２ プリチャージトランジスタ
１０３ リセットトランジスタ
１１１，１１２ トランジスタ
１２０ 電流制限回路
２００ 増幅回路
２１０ 差動回路部
２２０ ラッチ部
２３０ 出力回路
３００ タイミング信号生成回路
ＢＬ ビット線
ＢＵＳ データバス
ＣＭＰＥＮ 判定許可信号
ＣＹＥ リードイネーブル信号
ＧＢＬ グローバルビット線
ＭＡＴ メモリマット
ＭＣ メモリセル
ＰＣ 相変化記憶素子
ＳＡＥ１，ＳＡＥ２ センスアンプ起動信号
ＳＡＳＴＰ センス停止信号
ＴＲＬ１，ＴＲＬ２ トランスファライン
ＴＳＷ１，ＴＳＷ２ トランスファスイッチ
ＷＬ ワード線
ＹＳＷ カラムスイッチ

Claims (10)

  1. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線の交点に配置された複数のメモリセルと、
    前記複数のワード線のいずれかを選択するワードドライバと、
    前記複数のビット線のいずれにも接続可能な複数のセンスアンプと、
    前記ワードドライバによって所定のワード線が選択された状態で、前記所定のワード線に繋がる複数のメモリセルに対して連続したリード動作が要求されたことに応答して、前記複数のセンスアンプを順次起動するセンスアンプ起動回路と、
    前記ワードドライバによって所定のワード線が選択された状態で、前記所定のワード線に繋がる同じメモリセルに対して連続したリード動作が要求されたことに応答して、前記センスアンプ起動回路の動作を一時的に停止させるアドレス判定回路と、を備えることを特徴とする半導体記憶装置。
  2. リードデータを外部に出力するための出力制御回路と、前記複数のセンスアンプと前記出力制御回路とを接続するデータバスと、前記データバス上のリードデータを一時的に保持するラッチ回路とをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記メモリセルは、前記保持内容によって抵抗値が異なる可変抵抗素子を含んでいることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記可変抵抗素子は、相変化材料を含んでいることを特徴とする請求項３に記載の半導体記憶装置。
  5. それぞれ異なる複数のビット線に接続された複数のグローバルビット線と、それぞれ前記複数のグローバルビット線のいずれにも接続可能な複数のトランスファラインとをさらに備え、前記複数のセンスアンプは、前記トランスファラインごとに設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記ワードドライバによって所定のワード線が選択された状態で、異なるグローバルビット線に繋がる複数のメモリセルに対して連続したアクセスが要求されたことに応答して、前記異なるグローバルビット線を互いに異なるトランスファラインに接続するトランスファスイッチをさらに備えることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記複数のセンスアンプは、前記メモリセルの保持内容を電位差に変換する変換回路をそれぞれ含み、
    前記センスアンプ起動回路は、前記所定のワード線に繋がる複数のメモリセルに対して連続したアクセスが要求されたことに応答して、所定のセンスアンプの前記変換回路による変換動作の実行中に、前記所定のセンスアンプとは異なるセンスアンプの前記変換回路による変換動作を開始させることを特徴とする請求項６に記載の半導体記憶装置。
  8. 複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルと、前記複数のワード線のいずれかを選択するワードドライバと、前記複数のビット線のいずれにも接続可能な複数のセンスアンプとを備える半導体記憶装置の制御方法であって、
    前記ワードドライバによって所定のワード線が選択された状態で、前記所定のワード線に繋がる複数のメモリセルに対して連続したリード動作が要求されたことに応答して、前記複数のセンスアンプを順次起動し、
    前記ワードドライバによって所定のワード線が選択された状態で、前記所定のワード線に繋がる同じメモリセルに対して連続したリード動作が要求されたことに応答して、前記センスアンプの起動を一時的に停止させることを特徴とする半導体記憶装置の制御方法。
  9. 前記ワードドライバによって所定のワード線が選択された状態で、前記所定のワード線に繋がる同じメモリセルに対して連続したリード動作が要求されたことに応答して、直前に読み出したリードデータを出力することを特徴とする請求項８に記載の半導体記憶装置の制御方法。
  10. 前記複数のセンスアンプは、前記メモリセルの保持内容を電位差に変換する変換回路を有する第１及び第２のセンスアンプを含み、
    前記第１のセンスアンプの前記変換回路を用いた変換動作と、前記第２のセンスアンプの前記変換回路を用いた変換動作を並列に実行することを特徴とする請求項８又は９に記載の半導体記憶装置の制御方法。
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