JPH043397A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPH043397A JPH043397A JP2103843A JP10384390A JPH043397A JP H043397 A JPH043397 A JP H043397A JP 2103843 A JP2103843 A JP 2103843A JP 10384390 A JP10384390 A JP 10384390A JP H043397 A JPH043397 A JP H043397A
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- Japan
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- signal
- circuit
- holding circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 238000007599 discharging Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス信号とプリチャージ信号とを入力する
メモリ集積回路に関する。
メモリ集積回路に関する。
［従来の技術］
第４図はこの種のメモリ集積回路の従来例を示すブロッ
ク図、第５図は第４図の従来例のＲＯＭ３を詳細に示す
回路図、第６図は第４図の従来例の動作を示すタイミン
グチャートである。
ク図、第５図は第４図の従来例のＲＯＭ３を詳細に示す
回路図、第６図は第４図の従来例の動作を示すタイミン
グチャートである。
プリチャージ信号７がＲＯＭ３に入力され、プリチャー
ジ信号７が論理レベル０（以降“０″と記す）の期間に
ＲＯＭ３の内部のビット線２００．２０１，２０２・・
・が充電され同時にアドレス発生回路１で発生したアド
レス信号２が変化しＲＯＭ３に入力される。
ジ信号７が論理レベル０（以降“０″と記す）の期間に
ＲＯＭ３の内部のビット線２００．２０１，２０２・・
・が充電され同時にアドレス発生回路１で発生したアド
レス信号２が変化しＲＯＭ３に入力される。
次にプリチャージ信号が論理レベルｌ （以降“１”と
記す）の期間にアドレス信号２をアドレスデコーダＩ４
でデコードしディスチャージ用トランジスタに印加する
ことで、直列接続されたディスチャージ用トランジスタ
がすべてオンとなるビット線２００，２０１，２０２・
・・は放電される。これによりアドレス信号２に対応し
たデータ４がＲＯＭ３から出力されラッチパルス８によ
ってデータ保持回路５にとり込まれ、ＲＯＭデータ６と
して出力される。
記す）の期間にアドレス信号２をアドレスデコーダＩ４
でデコードしディスチャージ用トランジスタに印加する
ことで、直列接続されたディスチャージ用トランジスタ
がすべてオンとなるビット線２００，２０１，２０２・
・・は放電される。これによりアドレス信号２に対応し
たデータ４がＲＯＭ３から出力されラッチパルス８によ
ってデータ保持回路５にとり込まれ、ＲＯＭデータ６と
して出力される。
［発明が解決しようとする課題］
上述した従来のメモリ集積回路は、テーブル参照用など
の同一アドレスが続いてアクセスされる場合でもアート
レス信号が変化する都度くり返し入力されるプリチャー
ジ信号によって充放電をくり返すので電流消費を大きく
してしまうという欠点がある。
の同一アドレスが続いてアクセスされる場合でもアート
レス信号が変化する都度くり返し入力されるプリチャー
ジ信号によって充放電をくり返すので電流消費を大きく
してしまうという欠点がある。
本発明は以上の欠点に鑑み、同一アドレス信号が連続す
る場合には、その期間ＲＯＭの充電状態を維持すること
によって無駄な充放電を防止できメモリ集積回路を提供
することを目的とする。
る場合には、その期間ＲＯＭの充電状態を維持すること
によって無駄な充放電を防止できメモリ集積回路を提供
することを目的とする。
本発明のメモリ集積回路は、制御入力端子に印加される
制御信号がアクティブのとき、各ビット線をプリチャー
ジし、入力するアドレス信号のデコード結果に基づき該
当するビット線をディスチャージ用トランジスタを介し
てディスチャージし、ディスチャージ後の各ビット線の
論理レベルをデータ保持回路にラッチパルスに同期して
ラッチさせるメモリ集積回路であって、入力するアドレ
ス信号をラッチパルスに同期して保持し、アドレス信号
を保持する毎に前回入力し保持していたアドレス信号を
出力するアドレス保持回路と、入力するアドレス信号と
、アドレス保持回路が出力するアドレス信号とを入力し
、両アドレス信号が不一致の場合、前記制御入力端子に
印加する制御信号をプリチャージ信号と同相でアクティ
ブにし、その後データ前記保持回路にラッチさせる一致
検出回路とを有する。
制御信号がアクティブのとき、各ビット線をプリチャー
ジし、入力するアドレス信号のデコード結果に基づき該
当するビット線をディスチャージ用トランジスタを介し
てディスチャージし、ディスチャージ後の各ビット線の
論理レベルをデータ保持回路にラッチパルスに同期して
ラッチさせるメモリ集積回路であって、入力するアドレ
ス信号をラッチパルスに同期して保持し、アドレス信号
を保持する毎に前回入力し保持していたアドレス信号を
出力するアドレス保持回路と、入力するアドレス信号と
、アドレス保持回路が出力するアドレス信号とを入力し
、両アドレス信号が不一致の場合、前記制御入力端子に
印加する制御信号をプリチャージ信号と同相でアクティ
ブにし、その後データ前記保持回路にラッチさせる一致
検出回路とを有する。
アドレス保持回路は、順次入力するアドレス信号を保持
するとともに、保持したアドレス信号より１回前に保持
したアドレス信号を出力し、−数構出回路は順次入力す
るアドレス信号とアドレス保持回路が出力しているアド
レス信号とが一致している限り、メモリの充放電を行わ
ず、不一致となってはじめて充放電を行う。
するとともに、保持したアドレス信号より１回前に保持
したアドレス信号を出力し、−数構出回路は順次入力す
るアドレス信号とアドレス保持回路が出力しているアド
レス信号とが一致している限り、メモリの充放電を行わ
ず、不一致となってはじめて充放電を行う。
次に、本発明の実施例にって図面を参照して説明する。
第１図は本発明のメモリ集積回路の一実施例を示すブロ
ック図、第２図は第１図の実施例の一致検出回路９を詳
細に示す回路図、第３図は第１図の実施例の動作を示す
タイミングチャートである。
ック図、第２図は第１図の実施例の一致検出回路９を詳
細に示す回路図、第３図は第１図の実施例の動作を示す
タイミングチャートである。
本実施例は第４図の従来例にアドレス保持回路１３と一
致検出回路９とを付加したものである。
致検出回路９とを付加したものである。
アドレス保持回路１３は、ラッチパルス８に基づいてア
ドレス発生回路ｌが出力するアドレス信号２を入力保持
するとともに、前回入力したアドレス信号２をアドレス
信号１０として出力する。
ドレス発生回路ｌが出力するアドレス信号２を入力保持
するとともに、前回入力したアドレス信号２をアドレス
信号１０として出力する。
−数構出回路９はアドレス信号２．１０を比較し、不一
致の場合は制御信号１１をプリチャージ信号７に同相で
アクティブにし、その後ラッチパルス８に基づいて制御
信号１２をアクティブにする。
致の場合は制御信号１１をプリチャージ信号７に同相で
アクティブにし、その後ラッチパルス８に基づいて制御
信号１２をアクティブにする。
一致検出回路９は、イクスクルーシブオア回路９０ｏ
、９０＋ 、 〜、９０− （以降、ＥＸＯＲ回路９
００．９０１ 、〜．９０ｎと記す）と、ノア回路９１
，９３．９４と、遅延回路９２と、インバータ９５．９
６とからなっている。
、９０＋ 、 〜、９０− （以降、ＥＸＯＲ回路９
００．９０１ 、〜．９０ｎと記す）と、ノア回路９１
，９３．９４と、遅延回路９２と、インバータ９５．９
６とからなっている。
ＥＸＯＲ回路９００．９０．、〜，９０．は、アドレス
信号２の各ビット２゜、２８．〜．２．。
信号２の各ビット２゜、２８．〜．２．。
と、それらに対応するアドレス信号１０の各ピッ）ｔｏ
ｏ 、１０＋ 、〜、１０．とのイクスクルージブオア
をとり、ノア回路９１がこれらの結果のノアをとる。遅
延回路９２は、ラッチパルス８を入力し、所定時間の遅
延を与えて出力する。インバータ９５．９６はそれぞれ
遅延回路９２の出力およびプリチャージ信号７の論理レ
ベルを反転する。ノア回路９３は、ノア回路９１の出力
と、インバータ９６の出力とのノアをとり、制御信号１
１として出力する。ノア回路９４は、ノア回路９１の出
力と、インバータ９５の出力とのノアをとり、制御信号
１２として出力する。
ｏ 、１０＋ 、〜、１０．とのイクスクルージブオア
をとり、ノア回路９１がこれらの結果のノアをとる。遅
延回路９２は、ラッチパルス８を入力し、所定時間の遅
延を与えて出力する。インバータ９５．９６はそれぞれ
遅延回路９２の出力およびプリチャージ信号７の論理レ
ベルを反転する。ノア回路９３は、ノア回路９１の出力
と、インバータ９６の出力とのノアをとり、制御信号１
１として出力する。ノア回路９４は、ノア回路９１の出
力と、インバータ９５の出力とのノアをとり、制御信号
１２として出力する。
次に本実施例の動作について第３図を参照して説明する
。
。
プリチャージ信号７が“０”のときにアドレス信号２が
変化し、これをラッチパルス８でアドレス保持回路１３
に取り込む、アドレス保持回路１３の出力は次のプリチ
ャージ信号７によって変化する新たなアドレス信号２と
ともに一致検出回路９に入力される。ここで前のアドレ
スすなわち保持回路１３の出力と、今のアドレスすなわ
ちアドレス信号２とが同じでなければ制御信号１１がプ
リチャージ信号７と同相で出力され、少し遅れて制御信
号１２が出力される。制御信号１１はＲＯＭ３をプリチ
ャージするために働き、“０”のときＲＯＭ３の内部の
ビット線２，００゜２０１．２０２・・・を充電状態と
し、“ｌ”のときアドレス信号２に対応するデータがＲ
ＯＭ３より出力される。また制御信号１２はデータ保持
回路５にＲＯＭ３の出力をラッチさせ、出力信号６とし
て出力させる。
変化し、これをラッチパルス８でアドレス保持回路１３
に取り込む、アドレス保持回路１３の出力は次のプリチ
ャージ信号７によって変化する新たなアドレス信号２と
ともに一致検出回路９に入力される。ここで前のアドレ
スすなわち保持回路１３の出力と、今のアドレスすなわ
ちアドレス信号２とが同じでなければ制御信号１１がプ
リチャージ信号７と同相で出力され、少し遅れて制御信
号１２が出力される。制御信号１１はＲＯＭ３をプリチ
ャージするために働き、“０”のときＲＯＭ３の内部の
ビット線２，００゜２０１．２０２・・・を充電状態と
し、“ｌ”のときアドレス信号２に対応するデータがＲ
ＯＭ３より出力される。また制御信号１２はデータ保持
回路５にＲＯＭ３の出力をラッチさせ、出力信号６とし
て出力させる。
ここで、前のアドレスと今のアドレスが同一であればア
ドレス一致と判定し、この期間、制御信号１１は“０”
となってＲＯＭ３は充電状態を維持する。したがってＲ
ＯＭ３は動作を停止し充放電電流を流さない、制御信号
１２も同様に“０”となったままになるのでＲＯＭ３の
出力が途絶えてもデータ保持回路５は前のデータを保持
し続ける。
ドレス一致と判定し、この期間、制御信号１１は“０”
となってＲＯＭ３は充電状態を維持する。したがってＲ
ＯＭ３は動作を停止し充放電電流を流さない、制御信号
１２も同様に“０”となったままになるのでＲＯＭ３の
出力が途絶えてもデータ保持回路５は前のデータを保持
し続ける。
この状態は一致検出回路９がアドレスの不一致を検出す
るまで続く。
るまで続く。
以上の説明において、−数棟出回路９のアドレス信号入
力部に排他的論理和を用いたが、排他的論理積を用いて
も上述のものと同様に実現できることは明らかであり、
同一アドレスが続く場合にはＲＯＭ３を充電状態とし動
作を停止できるために、無駄な充放電電流を削減できる
。
力部に排他的論理和を用いたが、排他的論理積を用いて
も上述のものと同様に実現できることは明らかであり、
同一アドレスが続く場合にはＲＯＭ３を充電状態とし動
作を停止できるために、無駄な充放電電流を削減できる
。
〔発明の効果Ｊ
以上説明したように本発明は、連続するアドレス信号が
同一の間は充放電動作を行わず、それ以前の充電状態を
維持することにより、無駄な充放電電流を削減できる効
果がある。
同一の間は充放電動作を行わず、それ以前の充電状態を
維持することにより、無駄な充放電電流を削減できる効
果がある。
第１図は本発明のメモリ集積回路の一実施例を示すブロ
ック図、第２図は第１図の実施例の一致検出回路９を詳
細に示す回路図、第３図は第１図の実施例の動作を示す
タイミングチャート、第４図は従来例を示すブロック図
、第５図は第４図の従来のＲＯＭ３を詳細に示す回路図
、第６図は第４図の従来例の動作を示すタイミングチャ
ートである。 １・・・アドレス発生回路、 ２・・・アドレス信号、 ３・・・ＲＯＭ。 ４・・・ＲＯＭのデータ出力、 ５・・・データ保持回路、 ６・・・データ保持回路の出力、 ７・・・プリチャージ信号、 ８・・・ラッチパルス、 ９・・・−数棟出回路、 １０・・・アドレス保持回路出力、 １１・・・制御信号、１２・・制御信号、１３・・・ア
ドレス保持回路、 １４・・・アドレスデコーダ、 ９０゜、９０＋、〜、９ｏｒｌ ・・・ＥｘｏＲ回路９
１．９３．９４・・・ノア回路、 ９２・・・遅延回路、 ９５．９６・・・インバータ、 ２００．２０１．２０２ ・ ・ ・ビット線。
ック図、第２図は第１図の実施例の一致検出回路９を詳
細に示す回路図、第３図は第１図の実施例の動作を示す
タイミングチャート、第４図は従来例を示すブロック図
、第５図は第４図の従来のＲＯＭ３を詳細に示す回路図
、第６図は第４図の従来例の動作を示すタイミングチャ
ートである。 １・・・アドレス発生回路、 ２・・・アドレス信号、 ３・・・ＲＯＭ。 ４・・・ＲＯＭのデータ出力、 ５・・・データ保持回路、 ６・・・データ保持回路の出力、 ７・・・プリチャージ信号、 ８・・・ラッチパルス、 ９・・・−数棟出回路、 １０・・・アドレス保持回路出力、 １１・・・制御信号、１２・・制御信号、１３・・・ア
ドレス保持回路、 １４・・・アドレスデコーダ、 ９０゜、９０＋、〜、９ｏｒｌ ・・・ＥｘｏＲ回路９
１．９３．９４・・・ノア回路、 ９２・・・遅延回路、 ９５．９６・・・インバータ、 ２００．２０１．２０２ ・ ・ ・ビット線。
Claims (1)
- 【特許請求の範囲】 １、制御入力端子に印加される制御信号がアクティブの
とき、各ビット線をプリチャージし、入力するアドレス
信号のデコード結果に基づき該当するビット線をディス
チャージ用トランジスタを介してディスチャージし、デ
ィスチャージ後の各ビット線の論理レベルをデータ保持
回路にラッチパルスに同期してラッチさせるメモリ集積
回路において、入力するアドレス信号をラッチパルスに
同期して保持し、アドレス信号を保持する毎に前回入力
し保持していたアドレス信号を出力するアドレス保持回
路と、 入力するアドレス信号と、アドレス保持回路が出力する
アドレス信号とを入力し、両アドレス信号が不一致の場
合、前記制御入力端子に印加する制御信号をプリチャー
ジ信号と同相でアクティブにし、その後前記データ保持
回路にラッチさせる一致検出回路とを有することを特徴
とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103843A JPH043397A (ja) | 1990-04-19 | 1990-04-19 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103843A JPH043397A (ja) | 1990-04-19 | 1990-04-19 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043397A true JPH043397A (ja) | 1992-01-08 |
Family
ID=14364715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103843A Pending JPH043397A (ja) | 1990-04-19 | 1990-04-19 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009266315A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253598A (ja) * | 1987-04-10 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | Ｒｏｍ装置 |
-
1990
- 1990-04-19 JP JP2103843A patent/JPH043397A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253598A (ja) * | 1987-04-10 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | Ｒｏｍ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009266315A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
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