KR920003276B1 - 순차 "i"검출회로 - Google Patents

Abstract

내용 없음.

Description

순차 ＂1＂ 검출회로

제1도는 본 발명의 순차 ＂1＂ 검출회로도.

제2도는 제1도의 8비트 스트림 데이터의 값이 모두 ＂1＂일 경우의 순차 ＂1＂검출 실례의 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

G11-G76 : 논리 게이트 M10-M76 : 모스 트랜지스터

본 발명은 순차(sequential) ＂1＂검출회로에 관한 것으로서, 여러개의 데이터를 각각 지정된 메모리 또는 레지스터에 저장하거나 패치(fetch)해 오는 경우에 상기 메모리나 레지스터를 순차적으로 지정하여 여러개의 데이터를 하나의 명령으로 전송할 수 있도록 하는 순차 ＂1＂ 검출회로에 관한 것이다.

마이크로 프로세서나 마이크로 콘트롤러 분야에 있어서, 데이터의 전송속도는 소자의 수행능력(device performance)과 직결되는데, 종래에는 하나의 명령으로 하나의 테이터를 전송하였기 때문에 데이터의 전송 능력이 느려 소자의 수행능력이 저하되는 문제점이 있었다.

본 발명은 마이크로 프로세서나 마이크로 콘트롤러에 있어서, 데이터 전송을 블록별로 하는 경우 메모리 또는 레지스터를 순차적으로 지정하여 하나의 명령으로 여러개의 데이터를 전송할 수 있는 순차 ＂1＂검출회로를 제공하는 데 그 목적이 있다.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명한다.

제1도는 본 발명의 8비트 스트림 데이터가 입력될 때 순차적으로 ＂1＂을 검출하기 위한 회로도이다.

제1도를 참조하면, 8비트 스트림 데이터의 순차 ＂1＂을 검출하기 위하여 8단의 검출회로가 필요하게 되고, 8비트의 스트림 데이터의 ＂1＂을 순차적으로 검출하기 위해서는 n(n:8비트 스트림 데이터의 1의 갯수)클럭 사이클이 소요되며, 이들 각단의 ＂1＂검출회로는 8비트 데이터(DB0-DB7)를 각각 입력하여 출력신호(V0-V7)를 출력함과 동시에 다음단의 검출회로에 오프셋 신호(OS0-OS7)를 출력하도록 구성되었다. 8단 의 ＂1＂검출회로는 8비트 스트림 데이터(DB0-DB7)를 입력하여 래치하는 입력부(10)와, 입력부(10)의 출력 전압과 전단의 오프셋 신호(OS0-OS6)를 비교하여 ＂1＂을 검출하는 비교부(20)와, ＂1＂검출이 완료되면 다음단이 ＂1＂을 검출하기 위한 오프셋 신호(OS0-OS7)를 출력하는 오프셋 신호 출력부(30)로 각각 동일하게 구성되어 있다.

각단의 ＂I＂검출회로에 있어서, 첫단의 ＂1＂검출회로는 입력부(10)가 반전게이트(G11-G13), 모스 트랜지스터(M11-M13)으로 구성되고, 비교부(20)가 반전게이트(G14-G16), 노아게이트(M16) 및 모스 트랜지스터(M14)로 구성되고, 오프셋 신호 출력부(30)가 모스 트랜지스터(M15, M16)으로 구성되어 있다.

상기와 같은 구성을 갖는 본 발명의 동작을 제2도의 파형도에 의거하여 설명한다.

제1도에 있어서, DB0-DB7은 모두 ＂1＂의 값을 갖는 8비트의 스트림 데이터(stream data)로서 신호(ST)에 의해 ＂1＂검출회로의 입력단으로 전송하고, CLK는 시스템의 클럭신호로서 주기적으로 액티브되며, ST는 전송할 스트림데이터(DB0-DB7)를 ＂1＂검출회로만으로 입력시키기 위한 신호이고, SC는 콘트롤 신호로서 ＂1＂을 검출하는 도중에는 계속 엑티브 하이상태를 유지하다가 ＂1＂검출동작이 완료되는 순간에 디스에이블된다.

또한, 데이터(B0-B7)는 순차 ＂1＂검출회로의 내부 신호이고, 데이터(V0-V7)는 각 단의 ＂1＂검출회로의 출력신호이다. 8비트의 입력 스트림 데이터(DB0-DB7)가 제2도 (c)와 같이 모두 ＂1＂의 값을 가질 때 신호(ST)가 제2도 (b)와 같이 하이상태로 되면 스트림 데이터(DB0-DB7)는 각 단의 ＂1＂검출회로의 입력부(10)에 래치된다.

즉, ＂1＂의 스트림 데이터(DB0-DB7)는 반전게이트(G11-G81)를 통하여 반전된 후 N모스 트랜지스터(M11-M81)를 통하게 되는데, 이때 콘트롤신호(SC)가 제2 도 (d)와 같이 하이상태로 되면 이 로우상태의 신호가 반전게이트(G12-G82), (G13-G83)로 구성된 래치의 입력단에 입력되게 된다.

그러므로, 이 신호는 다시 각각의 반전게이트(G12-G82)를 통하여 하이상태로 반전된 후 N모스 트랜지스터(M14-M84)에 인가된다.

이때, 스트림 데이터를 ＂1＂검출회로의 입력단으로 전송하기 위한 신호(ST)는 8비트 스트림 데이터(DB0-DB7)가 입력부(10)에 래치되면 제2도 (b)와 같이 로우상태로 되므로, 다시 신호(ST)가 인가될 때까지 ＂1＂검출회로의 입력단으로 스트림 데이터를 입력되지 않게 된다.

1. 상기와 같은 상태에서 첫 번째 클럭신호가 입력될 때 제2도(a)의 클럭신호가 게이트단자에 인가되는 모스트랜지스터(M14-M84)는 클럭신호(CLK)의 라이징 에지에서 온이 되므로 상기 하이상태의 신호가 반전게이트(G14-G84), (G15-G85)로 구성된 래치에 입력되어 로우상태로 반전된 후 노아게이트(G16-G86)의 한 입력에 인가되고, 이때 각 단의 ＂1＂검출회로의 내부신호(B0-B7)는 제2도 (e) 내지 (l)에서와 같이 하이로 된다.

노아게이트(G16-G86)의 다른 입력에는 전단의 오프셋 신호(OS0-OS6)가 인가되는데, 이때 노아게이트(G16)의 다른 입력단은 접지되어 있다.

그러므로, 첫 번째 클럭신호가 인가될 때, 노아게이트(G16)의 출력은 제2도(m)와 같이 하이상태가 되어 첫 번째 클럭신호가 ＂1＂검출회로의 첫단출력(V0)에서 ＂1＂이 검출된다.

이와 동시에, 게이트단자에 클럭신호(CLK)가 인가되는 모스 트랜지스터(M15-M85)는 클럭신호의 라이징 에지에서 온이되고, 로우상태의 반전게이트(G14-M84)의 출력이 게이트 단자에 인가되는 모스 트랜지스터(M16-M86)는 오프되어 오프셋 신호(OS0-OS6)는 하이상태로 되어 다음단 검출회로의 노아게이트(G26-G86)의 다른 입력에 인가된다.

따라서, 다음단의 노아게이트(G16-G86)의 출력은 제2도(n) 내지 (t)에서와 같이 로우상태로 된다.

2. 두 번째 클럭신호가 인가되면, 이때의 신호(ST)가 제2도(b)에서 보는 바와 같이 로우상태이므로 스트림 데이터는 입력단에 래치되지 않고, 모스트랜지스터(M12-M82)의 게이트 단자에는 콘트롤신호(SC)가 인가되는데, ＂1＂검출이 완료될때까지는 콘트롤 신호(SC)가 하이상태를 유지하므로 모스 트랜지스터(M12-M82)가 온이된다.

또한, 모스 트랜지스터(M13-M83)의 게이트 단자에는 이전 상태의 노아게이트(G16-G86)의 출력이 인가되는데, 노아게이트(G16)의 출력만이 하이상태이므로 모스트랜지스터 게이트(G16)의 출력만이 하이상태이므로 모스트랜지스터(M13)만 온이되고, 모스트랜지스터(M23-M83)는 오프된다.

그러므로, 반전 게이트(G12)에만 하이상태의 신호가 인가되므로 그 출력은 로우가 되어 내부신호(B0)는 로우상태로 되고, 두 번째 클럭신호의 라이징 에지에서 모스트랜지스터(M14)가 온이될때 이 로우상태의 신호가 반전게이트(G14)를 통하여 하이로 반전된 후 노아게이트(G16)의 한 입력에 인가되므로 그 출력은 두번째 클럭신호에서 제2도(M)과 같이 로우상태로 된다.

또한, 반전게이트(G22-G82)와 (G23-G83)으로 구성된 래치의 출력은 변화하지 않고 그대로 유지되므로 상기와 같이 두번째 클럭의 라이징 에지에서 모스 트랜지스터(M24-M84)가 온이 될 때 각 단의 내부신호(B1-B7)는 제2도(f) 내지 (l)과 같이 하이상태가 된다. 또한, 반전게이트(G24-G84)의 출력은 첫 번째 클럭신호가 인가될때와 동일하게 로우상태가 되어 노아게이트(G16-G84)의 한 입력에 인가된다.

한편, 두 번째 클럭신호가 인가된 경우의 각단의 오프셋 신호는 하이상태의 반전게이트(G14)의 클럭신호에 의해 모스 트랜지스터(M16)가 온이되므로 오프셋(OS0)는 로우상태가 되고, 다른 오프셋신호(CS1-OS6)는 상기의 조건이 변화되지 않으므로 하이상태가 된다.

따라서, 로우상태의 전단의 오프셋 출력신호(OS0)가 인가되는 노아게이트(G26)의 출력은 제2도 (n)와 같이 하이상태가 되지만, 하이상태의 오프셋신호(OS1-OS6)를 다른 입력신호로 하는 노아게이트(G36-G86)의 출력은 제2도 (o) 내지 (t)와 같이 이전의 하이상태를 그대로 유지하게 된다.

따라서, 두 번째 클럭이 인가될 때 두 번째 단의 ＂1＂검출회로의 출력(V1)에서 ＂I＂을 검출된다.

따라서, 상기와 같이 클럭신호가 인가될 때마다 순차적으로＂1＂검출회로에서 ＂1＂을 검출하게된다.

이때, n비트의 스트림 데이터가 입력되면 ＂1＂검출회로는 n단으로 구성되어 n사이클 동안 즉, n개의 클럭이 입력될 때가지 각단의＂1＂검출회로에서 순차적으로 ＂1＂을 검출하게 된다.

한편, 입력되는 ＂8＂비트의 스트림 데이터가 상기와 같이 모두 ＂1＂이 아니고 10000000 내지 00000001일 경우에는, 8사이클 동안 ＂1＂검출회로가 동작을 하는 것이 아니고, 클럭이 하나 인가될 때 ＂1＂검출회로의 출력(V0) 내지 (V7)에서 ＂1＂이 검출되게 된다.

또한, 11000000 내지 00000011이 입력되는 경우에는, 2사이클 동안 ＂1＂을 검출하게 되는데, 첫 번째 클럭이 인가되면 V0 내지 V6의 출력에서 ＂1＂이 검출되고, 두 번째 클럭이 인가되면 V1 내지 V7의 출력에서 ＂1＂을 검출하게 된다.

그러므로, 8비트 스트림 데이터의 값이 모두 ＂1＂이 아닐 경우에는, 8사이클 동안 ＂1＂검출회로가 동작을 하지 않고 8비트의 스트림 데이터중 ＂1＂의 값을 갖는 회수만큼만 ＂1＂을 검출하게 되므로 데이터의 처리속도를 향상시킬 수 있게 된다.

상기한 바와 같이 본 발명에 의하면, 하나의 명령으로 여러개의 데이터를 전송할 수 있어 마이크로 프로세서나 마이크로 콘트롤러 등의 데이터 처리속도를 향상시킬 수 있는 이점이 있다.

Claims (1)

1. 스트림 데이터를 입력하여 순차적으로 ＂1＂을 검출하는 회로에 있어서, 각단의 ＂1＂검출회로가 신호(ST)에 따라 스트림 데이터(DB0-DB7)를 입력하여 래치시키는 입력부(10)와, 클럭신호(CLK)에 따라 래치(G14, G15)-(G84-G85)를 통한 상기 입력부(10)의 출력을 노아게이트(G16-G86)의 한 입력으로 하고, 전단의 오프셋 신호(OS0-OS6)를 노아게이트(G16-G86)의 다른 입력으로 한 후 비교하여 ＂1＂ 검출하는 비교부(20)와, 비교부(20)의 래치출력과 클럭신호를 게이트신호로 하는 모스 트랜지스터(M15-M85), (M16-M86)의 동작에 따라 다음 단에 ＂1＂을 검출하기 위한 오프셋 신호(OS1-OS7)를 출력하는 오프셋 신호출력부(30)로 이루어지는 것을 특징으로 하는 순차 ＂1＂ 검출회로.

Images