KR950011302B1 - 데이타 일치 검출 회로 - Google Patents

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Abstract

내용 없음.

Description

데이타 일치 검출 회로
제1도는 종래 기술에 의한 데이타 일치 검출 회로를 나타내는 것이다.
제2a도~제2c도는 일실시예의 래치, T플립플롭, EXOR게이트를 나타내는 것이다.
제3도는 카운터부의 동작을 설명하기 위한 동작 타이밍도이다.
제4도는 본 발명에 따른 데이타 일치 검출 회로를 나타내는 것이다.
본 발명은 데이타 일치 검출 회로에 관한 것으로서, 특히 MOS소자에 의한 데이타 일치 검출 회로에 관한 것이다.
종래의 데이타 일치 검출 회로는 클럭에서 분주된 데이타와 레지스터에 라이트한 데이타의 일치 검출을 행하는 회로로서, n비트의 레지스터의 데이타 순서에 상관없이 라이트를 할 경우 일치 검출을 위한 데이타 라이트시에 모든 데이타가 라이트 되기 전에 일치 검출이 되는 경우가 발생한다.
본 발명의 목적은 n비트의 데이타의 라이트 시작시점부터 끝시점까지의 시간을 마스크를 하여 원하는 데이타를 모두 라이트 한 후 일치 검출을 행하는 데이타 일치 검출 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위하여 본 발명의 데이타 일치 검출 회로는 n비트의 데이타를 입력하는 레지스터부와 상기 n비트의 데이타와 비교하기 위하여 2n까지의 수를 카운터 하는 카운터부와, 상기 레지스터부의 출력신호와 상기 카운터부의 출력신호의 각각을 비교하여 일치 검출신호를 발생하는 비교부와, 상기 비교부의 출력에 연결되어 상기 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지 마스크 하기 위한 마스크부와, 상기 마스크부의 출력신호와 상기 비교부의 출력 신호를 논리합하여 출력하는 논리 수단으로 구성된 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명에 따른 데이타 일치 검출 회로는 설명하기 전에 종래의 데이타 일치 검출 회로를 설명하면 다음과 같다.
제1도는 종래의 데이타 일치 검출 회로를 나타내는 것이다. 제1도에 있어서, 4비트 데이타를 저장하는 레지스터부(10)와, 상기 4비트 데이타와 비교를 위한 데이타를 출력하기 위한 카운터부(20)와, 상기 레지스터부(10)의 출력신호와 상기 카운터부(20)의 출력 신호를 입력하여 비교하여 일치를 검출하는 비교부(30)로 구성되어 있다. 상기 레지스터부(10)는 인에이블 신호(EN1,EN2,EN3,EN4)에 각각 응답하여 각각의 라이트 신호(R1,R2,R3,R4)를 래치 시키는 래치 회로(11,12,13,14)로 구성되어 있다.
제2a도는 일실시예의 래치 회로를 나타낸 것이다.
제2a도에 있어서, 인에이블 신호(EN)에 응답하여 입력 신호(R)를 전송하는 CMOS전송 게이트(50)와, 상기 전송 게이트(50)의 출력신호를 버퍼하여 출력하는 직렬 연결된 2개의 인버터(51,52)와, 상기 전송 게이트(50)의 출력신호를 래치하기 위하여 상기 인버터(51)의 출력에 연결되고 직렬 연결된 인버터(53)과 상기 인버터(53)의 출력신호를 반전 인에이블 신호(ENB)에 응답하여 상기 인버터(51)의 입력에 전송하기 위한 CMOS전송게이트(54)로 구성되어 있다.
상기 카운터부(20)는 리세트 신호(RESET)에 응답하여 리세트되고, 클럭신호(CLOCK)에 비동기적이 4개의 T플립플롭(21,22,23,24)으로 구성되어 있다.
제2b도는 일실시예의 T플립플롭을 나타내는 것이다.
제2b도에 있어서, 리세트 신호(R)에 의해서 출력(0)을 리세트 시키기 위한 NAND게이트(61)와 인버터(62)와, 클럭신호(CK)에 응답하여 상기 인버터(62)의 출력신호를 전동하기 위한 CMOS전송게이트(63)와 인버터(64)와, 또한 동시에 상기 NAND 게이트(61)의 출력신호를 반전한 인버터(65)의 출력신호를 래치시키기 위해 상기 NAND게이트(61)의 입력에 전달하는 CMOS, 전송 게이트(66)와, 반전 클럭 신호(CKB)에 응답하여 상기 인버터(64)의 출력신호를 반전한 인버터(67)의 출력신호를 래치시키기 위해 상기 인버터(64)의 입력에 전달하는 CMOS전송게이트(68)로 구성되어 있다.
상기 비교부(30)는 상기 레지스터부(10)의 각 출력신호와 상기 카운터부(20)의 출력신호(Q1,Q2,Q3,Q4)를 비교하기 위한 4개의 EXOR게이트(31,32,33,34)와 상기 4개의 EXOR게이트의 출력신호가 모두 "1"인 경우 일치 검출 신호를 출력하는 NOR게이트(35)로 구성되어 있다.
제2c도는 일실시예의 EXOR게이트를 나타내는 것이다.
제2c도에 있어서, 제1입력신호(IN)과 제2입력신호(IN2) 입력하는 NOR게이트(71)와, 상기 제1입력신호(IN1)와 상기 제2입력신호(IN2)를 입력하는 AND게이트(72)와, 상기 NOR게이트(71)의 출력신호와 상기 AND게이트(72)의 출력신호를 입력하는 출력하는 NOR게이트(72)로 구성되어 있다.
제3도는 제1도에 나타낸 회로의 카운터부의 동작을 설명하기 위한 동작 타임도를 나타낸 것이다.
제3도에 있어서, "로우"레벨의 리세트 신호(R)가 아니면 T플립플롭을(21,22,23,24)이 리세트 된다. 이후 리세트 신호가 "하이"레벨이 되면 클럭신호(CLLOK)에 응답하여 "0"에서 "1111"까지 업타운트 한다.
상기 구성에 의거하여 제1도에 나타낸 회로의 동작을 설명하면 다음과 같다.
카운터부(20)은 제3도에 나타낸 타이밍도와 같이 "로우"레벨의 리세트 신호(R)가 아니되면 T플립플롭들(21,22,23,24)이 리세트 되고 이후 리세트 신호가 "하이"레벨이 되면 클럭신호(CLOCK)에 응답하여 "0"에서 "1111"까지 업 카운트 한다. 그리고 레지스터부(10)의 출력 데이타가 "101"이 되면 비교부(30)의 출력 신호는 "하이"레벨이 된다. 그 다음에 데이타"11"을 라이트하여 일치 신호를 발생시키고자 하는 경우에 래치(14) "1", 래치(13)에 "1"을 라이트 한 후 래치(12)와 래치(11)에 데이타를 라이트하기 이전에 래치(12)와 래치(11)에 저장된 데이타 "1"이 카운터부(20)의 출력신호 "111"과 비교부(30)에서 비교되어 일치신호를 발생하는 문제가 발생하게 된다.
제4도는 본 발명에 따라 데이타 일치 검출 회로를 나타내는 것이다.
제4도에 있어서, 레지스터부(10), 카운터부(20), 비교부(30) 및 마스크부(40) 및 논리회로부(50)로 구성되며, 마스크부(40)는 상기 비교부(30)의 출력 신호와 상기 레지스터부(10)의 최하위 비트 인에이블신호(EN1) 발생시점부터 최상위 비트 인에이블 신호(EN4) 발생시점까지의 기간을 마스크하기 위하여 마스킹신호를 발생시키며, 상기 인에이블 신호(EN1)를 하나의 입력단자에 입력하는 NOR게이트(41)와, 상기 NOR 게이트(41)의 출력 신호와 상기 인에이블 신호(EN4)를 입력하고 그 출력신호를 상기 NOR 게이트(41)의 다른 하나의 입력단자에 연결하는 NOR 게이트(42)로 구성되며, 상기 논리회로부(50)는 마스크부(40)로부터 마스킹신호에 따라 비교부(30)의 출력신호를 마스킹하며, 상기 NOR게이트(41)의 출력신호와 상기 NOR게이트(35)의 출력신호를 부논리합하는 NAND게이트(52)와 인버터(54)로 구성되어 있다.
상기 구성에 따른 동작을 설명하면 다음과 같다.
최하위 비트 인에이블 신호(EN1)가 "하이"레벨이고 최상위비트 인에이블 신호(EN4)가 "로우"레벨 일때 NOR 게이트(41)의 출력신호는 "로우"레벨을 계속해서 유지한다. 최상위 비트 인에이블 신호(EN4)가 "하이"레벨이고 최하위 비트 인에이블 신호(EN1)가 "로우"레벨이 되면 NOR게이트(41)의 출력신호는 "하이"레벨이 된다. 그래서 상기 NOR게이트(35)의 데이타 일치 검출 신호를 NAND게이트(52)와 인버터(54)를 통하여 출력하게 된다.
따라서, 본 발명에 따른 데이타 일치 검출 회로는 n비트의 데이타를 어떤 순서에 의해서 레지스터에 입력하고, 상기 레지스터에 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지를 마스크하는 회로를 부가적으로 연결함으로써 오류가 없는 정확한 데이타 일치 신호를 발생할 수 있다.

Claims (9)

  1. n비트의 데이타를 입력하는 레지스터부; 상기 n비트의 데이타와 비교하기 위하여 2n까지의 수를 카운터하는 카운터부와; 상기 레지스터부의 출력신호와 상기 카운터부의 출력신호의 각각을 비교하여 일치 검출신호를 발생하는 비교부와, 상기 비교부의 출력에 연결되어 상기 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지 마스크하기 위한 마스크부와, 상기 마스크부의 출력신호와 상기 비교부의 출력 신호를 논리합하여 출력하는 논리수단을 구비한 것을 특징으로 하는 데이타 일치검출 회로.
  2. 제1항에 있어서, 상기 레지스터부는 n비트의 순서적으로 데이타를 저장하기 위한 n개의 래치로 구성된 것을 특징으로 하는 데이타 일치 검출 회로.
  3. 제2항에 있어서, 상기 래치는 인에이블 신호에 응답하여 입력신호를 전송하여 제1전송 게이트와, 상기 전송 게이트의 출력신호를 버퍼하여 출력하는 2개의 직렬 연결된 제1,제2인버터와, 상기 제1전송 게이트의 출력신호를 래치하기 위하여 상기 제1인버터의 출력에 연결되고 직렬연결된 제3인버터와, 상기 제3인버터의 출력신호를 반전 인에이블 신호에 응답하여 상기 제인버터의 입력에 전송하기 위한 제2전송 게이트를 구비한 것을 특징으로 하는 데이타 일치 검출 회로.
  4. 제1항에 있어서, 상기 카운터부는 n비트의 발생될 수 있는 모든 경우의 수를 순서대로 카운터 하는 것을 특징으로 하는 데이타 일치 검출 회로.
  5. 제4항에 있어서, 상기 카운터부는 클럭신호에 비동기적인 n개의 직렬 연결된 T플립플롭으로 이루어진 것을 특징으로 하는 데이타 일치 검출 회로.
  6. 제5항에 있어서, 상기 T플립플롭은 리세트 신호에 의해서 출력을 리세트시키기 위한 제1NAND 게이트와 제1인버터와, 클럭 신호응답하여 상기 제1인버터의 출력신호를 전송하기 위한 제1전송게이트와 제2인버터와, 동시에 제1NAND 게이트의 출력신호를 반전한 제3인버터의 출력 신호를 래치시키기 위해 상기 제1NAND 게이트의 입력에 전하는 제2전송 게이트와 반전 클럭 신호에 응답하여 상기 제2인버터의 출력신호를 반전한 제4인버터의 출력 신호를 래치시키기 위해 상기 제2인버터의 입력에 전달하는 제3전송 게이트를 구비한 것을 특징으로 하는 데이타 일치 검출 회로.
  7. 제1항에 있어서, 상기 비교부는 각 비트 신호를 비교하는 n개의 EXOR 게이트와 상기 n개의 EXOR게이트의 출력 신호가 모두 "로우"레벨"일 때 데이타 일치 검출 신호를 발생하는 논리수단으로 구성된 것을 특징으로 하는 데이타 일치 검출 회로.
  8. 제1항에 있어서, 상기 마스크부는 상기 레지스터부에 n비트의 데이타가 입력되는 시점에서 종료되는 시점까지를 마스크하는 것을 특징으로 하는 데이타 일치 검출 회로.
  9. 제8항에 있어서, 상기 마스크부는 제1데이타 인에이블 신호를 하나의 입력 단자에 입력하는 제1NOR게이트와 상기 제1NOR게이트의 출력신호와 제n데이타 인에이블 신호를 입력하고 그 출력신호를 상기 제1NOR 게이트의 다른 하나의 입력단자에 연결하는 제2NOR 게이트로 구성된 것을 특징으로 하는 데이타 일치 검출 회로.
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