KR0121064Y1 - 동화상 전화기의 fas검색 및 에러검출회로 - Google Patents

동화상 전화기의 fas검색 및 에러검출회로

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KR0121064Y1
KR0121064Y1 KR2019910024685U KR910024685U KR0121064Y1 KR 0121064 Y1 KR0121064 Y1 KR 0121064Y1 KR 2019910024685 U KR2019910024685 U KR 2019910024685U KR 910024685 U KR910024685 U KR 910024685U KR 0121064 Y1 KR0121064 Y1 KR 0121064Y1
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Abstract

본 고안은 동화상 전화기의 디멀티 플렉서 중 프레임 정렬 신호 검색 및 프레임 정렬 에러를 검출하는데 적합하도록 한 회로에 관한 것으로서, 이는 동화상 전화기의 화상처리에 따른 종래 기술의 문제점을 해소하고자 하는 것이다.
따라서 본 고안은 직렬식-병렬식 레지스타와 앤드게이트의 조합으로도 FAS를 검색할 수 있고, D플립폴롭을 비롯한 복수의 카운터와 배타적 오어 게이트의 조합으로도 프레임 정렬 에러를 검출할수 있는 동시에 반복적으로 FAS검색을 행할수 있도록 제어신호를 구사하므로서 동화상 전화기의 화상처리 성능을 향상시키는데 크게 기여할 수가 있는 효과를 제공할 수가 있다.

Description

동화상 전화기의 FAS 검색 및 에러검출회로
제1도는 본고안에 의한 동화상 전화기의 우.기수 프레임의 데이터 구조도
제2도는 본 고안에 의한 FAS 검색 및 에러검출 회로도
제3도는 본 고안 회로의 동작설명을 위한 타임챠트
*도면의 주요부분에 대한 부호의 설명
R1-R7:레지스터 CNT1, CNT2:카운터
EOR1, EOR2:배타적 오어 게이트 AND:앤드게이트
FF:D플립를롭 I1:인버터
본 고안은 동화상 전화기의 디멀티 플렉서(Demulti-Plexer)중 프레임 정렬신호(Frame Alignment Signal:FAS)검색 및 프레임 정렬에러를 검출하는데 적합하도록 한 회로에 관한 것이다.
종래의 동화상 전화기에는 프레임 정렬신호(이하 FAS라 칭함) 검출 및 프레임 정렬에러를 검출하여 처리할 수 있는 본 고안과 같은 기능이 없으므로서 화상처리의 선명도가 뒤떨어지는등 전체적으로 동화상 전화기의 낙후성을 벗어나지 못하였다.
따라서 본 고안은 이와 같은 종래기술의 문제점을 감안하여 다수개의 직렬 병렬식 레지스터를 이용하여 FAS를 검색하고 검색된 FAS의 1비트씩 이동함에 의한 논리합의 결과값을 계수하여 에러성 데이터가 임의의 수에 이르기까지 연속적으로 나타날 때 프레임 정렬의 에러임을 지시하는 검출 기능을 회로적으로 구현하므로서 동화상 전화기의 화상처리 기술의 어려움을 극복할 수 있도록한 동화상 전화기의 FAS 검색 및 에러검출회로를 제공하는데 그 목적이 있다.
이하, 본 고안을 첨부된 도면에 의하여 상세히 설명한다.
제1도는 본 고안에 의한 동하상 전화기의 우수(Even) 및 기수 프레임의 데이터 구조를 나타낸 것이다.
동화상 전화기의 한 개의 프레임 구조는 8비트(행)×80비트(열)=640비트로 구성되며,
FAS 검색은 우수 프레임에서만 검색이 가능한 구조로 구성한다.
제2도는 본 고안에 의한 동화상 전화기의 FAS 검색 회로와 프레임 정렬 에러검출회로를 결합한 상태의 실시예를 나타낸 것으로서, 입력 클록(CK)에 동기되어 입력 데이터(Data)를 일시저장하고 저장된 데이터를 병렬 식으로 1비트씩 이동시켜 FAS를 검색하는 복수개의 레지스터(R1-R7) 와, 상기 복수개의 레지스터(R1-R7)에서 검색된 FAS 검출데이타를 입력원으로 하여 제1 및 제2카운터의 리세트 블 신호와 D 플립플롭의 클리어 신호를 생성하는 앤드게이트(AND)와, 상기 앤드게이트의 출력(Q)로직레벨에 의해 제1카운터(CNT1)를 제어하는 D 플립를롭(FF) 과, 외부 제어신호(FWR)를 입력원으로하여 배타 논리합의 결과로서 제1카운터(CNT1)의 리세트 신호를 생성하는 제 배타적 오어 게이트(EOR1)와, 상기 D플립플롭(FF)에 의해 인에이블되어 우수 프레임(160×8비트)이 지날때마다 매번 FAC의 에러수를 검사 계수하는 제 1카운터(CNT1)와, 상기 제 1카운터(CNT1)의 출력과 앤드 게이트 (AND)의 출력을 배타적 논리합시켜 프레임 정렬 에러 신호를 생성하는 배타적 오어게이트(EOR2)와, 상기, 배타적 오어게이트(EOR2)에서 출력되는 프레임 정렬에러 신호를 계수하여 연속적으로 설정수에 달하는 프레임 정렬 에러신호가 입력되면 프레임 정렬에러임을 나타내는 제 2카운터(CNT2)로 구성 되어져 있다.
미설명부호 I1는 앤드 게이트 (AND) 의 출력을 반전시켜 제 2카운터(CNT2)의 리세트(reset) 신호로 변환시키는 인버터이다.
이와같이 구성된 본 고안의 동작관계를 살펴보면 우선적으로 제1레지스터(R1)를 통해서만 입력되는 데이터(DATA)는 제3도에서와 같이 각 레지스터(R1-R7)에 공통적으로 인가되는 일정주기의 클록(CK)에 동기되어 순차적으로 입력된다.
이렇게 입력되는 데이터(DATA) 는 다음 제2레지스터(R2)를 경유하여 최종 설정레지스터(R7)에 이르기까지 직렬식으로 입력되며 1비트씩 이동한다.
이때 데이터(DATA)가 각 레지스터(R1-R7)에서 1비트씩 이동할때마다, 각 레지스터(R1-R7) 열의 첫 번째 자리 비트 값을 병렬식으로 앤드 게이트 (AND)에 전송한다.
이와동시에 앤드 게이트 (AND)는 이에 전송되는 각 레지스터(R1-R7)의 첫 번째 자리 비트값이 앤드 게이트 (AND) 가 1로 만족하는 FAS로 하는 값이 아닌 다른 비트값(예를들어 0010101)이면 제3도의 (a)에서와 같이 계속적으로 로우레벨을 출력하게 된다. 이와같이 각 레지스터(R1-R7)의 첫 번째 자리 비트값을 1비트 이동시마다 앤드 게이트 (AND)가 만족하는 FAS 조건일때까지 계속적으로 FAS를 검색한다.
이와 같은 방법으로 검색하여 각 레지스터(R1-R7)의 첫 번째 비트 값들이 앤드 게이트 (AND)를 만족하는 FAS로 입력되면 앤드 게이트 (AND)는 제3도의 (a)에서와같이 하이레벨을 출력시킨다. 상기 앤드 게이트 (AND)의 출력이 하이(1)이면 FAS가 검색 되었음을 알려주는 동시에 인버터(I1)를 통해 반전된 신호(로우레벨)로서 제 2카운터(CNT2)를 리세트 시킨다.
이와동시에 D플립플롭(FF)의 크리어 단자(CLK)에도 인가되어 D플립플롭(FF)의 입력(D) 활동이 가능하게 하여 그의 출력단(Q)을 통해 제 1카운터(CNT1)를 인에이블 시킨다.
이의 인에이블시에는 매번 FAS의 에러 유무를 검사하기 위해 즉 우수 프레임(제1도의 (a))(160×8비트)이 지난 뒤 제3도의 (d)와 같은 펄스를 출력시킨다.
상기 제 1카운터(CNT1)는 우수 프레임의 비트가 160×8비트이므로 이를 계수하기 위한 160×8 카운터를 사용함이 바람직할 것이다. 그런다음 상기 앤드 게이트 (AND)의 출력이 1(하이)인 상태의 FAS 검출신호(제3도의 (a)와 제 1카운터(CNT1)의 출력(제3도의 (d))을 배타적 논리합시키는 배타적 오어게이트(EOR1)는 그 논리합의 출력이 제3도의 (c)와 같은 상태로 1(하이)이면 FAS를 찾은후 프레임 정렬에러 신호를 출력한다.
이는 우수프레임(160×8)비트 후에서는 FAS의 다른 데이터 값으로 에러인 결과를 나타낸다.
상기 배타적 오어게이트(EOR1)에서 출력되는 프레임 정렬에러 신호를 계수하는 제 2카운터(CNT2)는 인에이블 된 상태에서 앤드 게이트 (AND)의 출력이 1(하이)일 경우 배타적 오어게이트(EOR1)의 출력수가 연속적으로 설정수(3회정도)인가를 감시하여 연속적인 설정수이면 제3도의 (d)와 같이 하이펄스를 출력시켜 프레임 정렬의 에러가 발생하게 됨을 나타낸다.
이와 동시에 제 2카운터(CNT2)의 출력이 하이상태가 되면 제 1카운터(CNT1) 및 D플립플롭(FF)을 리세트시키고 FAS를 처음부터 다시 검색하게 되는 것이다.
상기한 FAS를 검색하기 위한 수단으로 각 레지스터(R1-R7)의첫번째 자리 비트에 한정되는 것은 아니며, 이는 필요에 따라 각 레지스터(R1-R7)의 다음번째 자리 비트 내지는 최종번째 자리 비트를 임의로 선정하여 행할수도 있다.
이상에서 설명한 바와같이 본고안은 직렬식-병력식 레지스터와 앤드 게이트의 조합으로도 FAS를 검색할 수 있고, D플립플롭을 비롯한 복수의 카운터와 배타적 오어 게이트의 조합으로도 프레임 정렬 에러를 검출할수 있는 동시에 반복적으로 FAS 검색을 행할수 있도록 제어 신호를 구사하므로서 동화상 전화기의 화상처리 성능을 향상시키는데 크게 기여할 수가 있는 매우 유용한 고안인 것이다.

Claims (1)

  1. 입력 클록(CK) 에 동기되어 입력데이타(DATA)를 일시저장하고 저장된 데이터를 병렬 식으로 1비트씩 이동시켜 FAS를 검색하는 복수개의 레지스터(R1-R2)와, 상기 복수개의 레지스터(R1-R7)에서 검색된 FAS 검출데이타를 입력원으로 하여 제1 및 제2카운터의 리세트블 신호와 D플립플롭의 클리어 신호를 생성하는 앤드 게이트 (AND)와, 상기 앤드 게이트의 출력(Q) 로직레벨에 의해 제 1카운터(CNT1)를 제어하는 D플립플롭(FF)과, 외부 제어신호 (PWR)를 입력원으로하여 배타논리합의 결과로서 제 1카운터(CNT1)의 리세트 신호를 생성하는 제1 배타적 오어게이트(EOR1)와, 상기 D 플립플롭(FF) 에 의해 인에이블되어 우수 프레임(160×8비트)이 지날때마다 매번 FAC 의 에러수를 검사 계수하는 제 1카운터(CNT1) 와, 상기 제 1카운터(CNT1)의 출력과 앤드 게이트 (AND)의 출력을 배타적 논리합시켜 프레임 정렬에러 신호를 생성하는 배타적 오어게이트(EOR2)와, 상기 배타적 오어게이트(EOR2)에서 출력되는 프레임 정렬에서 신호를 계수하여 연속적으로 설정수에 달하는 프레임 정렬에러 신호가 입력되면 프레임 정렬에러임을 나타내는 제 2카운터(CNT2)로 구성됨을 특징으로하는 동화상 전화기의 FAS 검색 및 에러검출회로.
KR2019910024685U 1991-12-30 1991-12-30 동화상 전화기의 fas검색 및 에러검출회로 KR0121064Y1 (ko)

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