KR930008947B1

KR930008947B1 - 디지탈 전송장치의 프레임 검출회로

Info

Publication number: KR930008947B1
Application number: KR1019900012812A
Authority: KR
Inventors: 이규석
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-08-20
Filing date: 1990-08-20
Publication date: 1993-09-17
Also published as: KR920005511A

Abstract

내용 없음.

Description

디지탈 전송장치의 프레임 검출회로

제 1 도는 종래의 디지탈 전송 장치의 프레임 검출회로도.

제 2 도는 본 발명에 따른 디지탈 전송 장치의 프레임 검출회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 직/병렬 변환부 20 : 로직 변환부

30 : 병/직렬 변환부 41 : 제1분주기

50 : 에러 카운터 60 : 제2분주기

본 발명은 디지탈 전송 장치에 있어서 프레임 검출회로에 관한 것으로, 특히 블럭코딩 사용시 수신측에서 프레임을 검출하는 프레임 검출회로에 관한 것이다.

일반적으로 전화국 간의 데이타 송수신을 위해 전송장비가 사용되는데, 상기 전송장비에서 데이타를 소정의 처리 작업을 거치지 않은 채 그냥 송수신하게 되면 수신단에서 클럭 추출등에 문제가 발생하여 장거리 전송이 어려울뿐만 아니라 에러발생 우려가 높아지게 된다. 이러한 문제점을 해결하기 위한 방식의 일환으로써 전송장비에서 데이타를 송신하기 전에 데이타 패턴을 랜덤하게 만들기 위해 소정의 처리작업을 여러가지로 코딩하여 전송하는 방식이 대두 되어지게 이르렀다.

그 하나는 데이타를 랜덤(Randem)화하는 북미방식인 스크램블(Scramble)방식이고, 다른 하나는 데이타를 코딩하는 유럽선송방식인 블럭코딩방식이 있다.

상기 유럽전송방식에서 주로 사용하는 블럭코딩은 3B/4B, 5B/6B, 7B/8B등이 있다. 본 발명은 유럽전송방식에 관련된 것이므로 북미방식에 관한 설명은 생략하기로 한다. 유럽전송방식의 경우 5B/6B 코딩을 예를 들면, 송신측에서 5비트 데이타를 코딩하여 6비트 형태로 전송하면 수신측에서는 상기 6비트 데이타를 검색하여 5비트로 다시 변형해야 한다. 그럼에도 불구하고 시리얼(Serial)로 수신되어지는 데이타의 시작시점을 제대로 찾을 수 있는 방법이 없었다.

그런데 종래의 경우에는 제 1 도에 도시된 바와 같은 프레임 검출회로를 구성하여 무작정 수신된 데이타의 어느 한 지점을 택해서 6비트를 5비트로 변환하는 작업을 실시해 본결과 에러가 발생되면 정확한 프레임이 검출될 때까지 계속해서 1비트씩 쉬프트하면서 비트 변환작업을 실시하였다. 즉, 제1클럭(CLK1)과 프레임 로스 알람신호(frame loss Alm ; FLA)를 앤드게이트(G1)로 논리조합한 결과에 동기를 맞추어 직/병렬 변환기(10)로 데이타를 직렬 입력하며 제1분주기(41)에서는 상기 제1클럭(CLK1)을 6분주한 결과 상기 직/병렬 변환기(10)로 제2클럭(CLK2)을 공급한다. 상기 제2클럭(CLK2)에 의해 상기 직/병렬 변환기(10)로부터 출력된 6비트의 데이타를 로직 변환부(20)로 인가되고 상기 로직 변환부(20)에서는 상기 6비트 데이타를 5비트로 변환하여 출력한다. 이때 상기 변환결과 정확한 프레임이 아닐 경우는 에러신호(es)를 발생하게 되고, 에러 카운터(50)가 소정시간동안 상기 에러신호(es)를 카운트하여 카운트갯수가 기준치 이상일시 프레임 로스 알람신호(FLA)를 발생하여 전술한 바와 같이 앤드게이트(G1)의 한단으로 공급함으로써, 상기 앤드게이트(G1)의 타단으로 인가되는 제1클럭(CLK1)과 논리조합되어 상기 직/병렬 변환기(10)의 시리얼 데이타 입력 동기에 변환을 주게 된다.

그러나 상기와 같은 종래의 방식은 게이티드 클럭을 사용해야 하고, 프레임 로스 알람신호의 폭은 한 클럭 미만이어야 하므로 정밀한 신호폭의 유지 측면에서 제한을 받게되는 단점이 있었다.

따라서 본 발명의 목적은 디지탈 전송 장치에서 분주비를 조절하여 간략화된 프레임 검출회로를 제공함에 있다.

본 발명의 다른 목적은 디지탈 전송 장치에서 프레임 로스 알람신호의 폭이 정밀성 유지측면에서 제한 받지 않는 프레임 검출회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제 2 도는 본 발명에 따른 디지탈 전송 장치의 프레임 검출회로도로써, 제1클럭(CLK1)에 동기되어 데이타(DI)를 시리얼로 입력하여 소정 제어신호의 상태에 따라 병렬로 n비트 데이타로 변환 출력하는 직/병렬 변환부(10)와, 상기 직/병렬 변환부(10)로부터 출력되는 n비트데이타를 m비트로 변환하여 정확한 프레임 검출여부를 확인하고, 정확한 프레임이 아닐시 에러신호(es)를 발생하는 로직 변환부(20)와, 상기 로직 변환부(20)로부터 출력된 에러신호(es)를 소정시간동안 카운트하여 일정 갯수이상 일시 프레임 로스 알람신호(FLA)를 발생하는 에러 카운터(50)와, 상기 에러 카운터(50)로부터 출력된 프레임 로스 알람신호(FLA)의 발생 여부에 따라 상기 제1클럭(CLK1)을 n분주 혹은 (n-1)분주하여 상기 직/병렬 변환부(10)의 병렬 데이타 출력을 제어하는 제1분주기(41)와, 상기 로직 변환부(20)의 m비트 병렬 데이타를 입력하여 제3클럭(CLK3)에 동기시켜 직렬 데이타(D0)로 변환 출력하는 병/직렬 변환부(30)와, 상기 제3클럭(CLK3)을 m분주하여 상기 병/직렬 변환부(30)의 데이타 입력을 제어하는 제2분주기(60)로 구성된다.

상술한 구성에 의거 본 발명을 상세히 설명한다.

본 발명의 블럭코딩은 6비트 데이타를 5비트 데이타로 변환하는 것으로 가정하여 설명하면, 직/병렬 변환부(10)는 제1클럭(CLK1)에 동기되어 데이타(DI)를 직렬입력하며, 제1분주기(41)에서는 상기 제1클럭(CLK1)을 6분주한 제2클럭(CLK2)을 상기 직/병렬 변환부(10)로 인가한다. 상기 제2클럭(CLK2)에 의해 상기 직/병렬 변환부(10)로부터 출력된 6비트의 데이타는 로직 변환부(20)로 인가되고, 상기 로직 변환부(20)에서는 상기 6비트 데이타를 5비트로 변환하여 출력한다.

이때 상기 변환 결과 정확한 프레임일 경우에는 상기 5비트 데이타를 병/직렬 변환부(30)로 인가하게 되고, 상기 병/직렬 변환부(30)는 제2분주기(60)에서 공급되는 5분주 클럭에 동기되어 상기 병렬 입력된 5비트 데이타(D0)를 직렬로 변환하여 출력한다.

반면에 상기 데이타 변환결과 정확한 프레임이 아닐 경우 상기 로직 변환부(20)에서는 에러신호(es)를 발생하게 되고, 에러 카운터(50)가 소정시간동안 상기 에러 신호(es)를 카운터하여 카운트갯수가 기준치 이상일시 프레임 로스 알람신호(FLA)를 발생한다.

상기 프레임 로스 알람신호(FLA)는 제1분주기(41)로 공급되어 상기 제1분주기(41)가 상기 제1클럭(CLK1)을 한번만 5분주 하도록 제어한다. 그 결과 상기 제1클럭(CLK1)을 5분주한 제2클럭(CLK2)을 상기 직/병렬 변환부(10)로 인가하여 데이타로딩을 제어함으로써, 상기 로직 변환부(20)로 인가되는 데이타를 한 비트 쉬프트하게 된다.

상기와 같이 계속해서 프레임을 검출하는 동안 정확한 프레임이 검출된 경우는 상기 직/병렬 변환부(10)로 인가되는 제2클럭(CLK2)으로 상기 제1클럭(CLK1)을 6분주하여 사용하고, 에러 발생시는 상기 제1클럭(CLK1)을 5분주하여 사용한다.

상술한 바와 같이 디지탈 전송 장치에서 프레임 로스 알림신호를 폭넓게 받아들임으로써 설계 마진(margin)을 크게할 수 있고, 게이티드 클럭을 사용할 필요가 없어 회로 구성이 간략화되는 이점이 있다.

Claims

디지탈 전송 장치의 프레임 검출회로에 있어서, 제1클럭(CLK1)에 동기되어 데이타(DI)를 시리얼로 입력하여 소정 제어신호의 상태에 따라 병렬로 n비트 데이타로 변환 출력하는 직/병렬 변환부(10)와, 상기 직/병렬 변환부(10)로부터 출력되는 n비트 데이타를 m비트로 변환하여 정확한 프레임 검출여부를 확인하고, 정확한 프레임이 아닐시 에러신호(es)를 발생하는 로직 변환부(20)와, 상기 로직 변환부(20)로부터 출력된 에러신호(es)를 소정시간동안 카운트하여 일정 갯수이상 일시 프레임 로스 알람신호(FLA)를 발생하는 에러 카운터(50)와, 상기 에러 카운터(50)로부터 출력된 프레임 로스 알람신호(FLA)의 발생여부에 따라 상기 제1클럭(CLK1)을 n분주 혹은 (n-1)분주하여 상기 직/병렬 변환부(10)의 병렬 데이타 출력을 제어하는 제1분주기(41)와, 상기 로직 변환부(20)의 m비트 병렬 데이타를 입력하여 제3클럭(CLK3)에 동기시켜 직렬 데이타(D0)로 변환 출력하는 병/직렬 변환부(30)와, 상기 제3클럭(CLK3)을 m분주하여 상기 병/직렬 변환부(30)의 데이타 입력을 제어하는 제2분주기(60)로 구성됨을 특징으로 하는 회로.