JP2573010B2 - 同期符号検出回路 - Google Patents
同期符号検出回路Info
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Description
【発明の詳細な説明】 〔概要〕 例えばポケットベル等に対する通信システムにおい
て、１群に属する複数の受信局に対し、送信局から同期
符号とそれに直列配列された受信局毎の受信局フレーム
との組合わせからなる信号を送信し、一方各受信局では
かかる信号を受信すると、同期符号検出回路ではかかる
受信符号と参照符号（同期符号と同一構成）とを比較
し、受信符号から同期符号を検出するようになっている
が、かかる同期符号検出回路の構成を簡単化し、しかも
高速化される受信符号からの同期符号の検出をも可能に
することを目的とし、受信符号は、同期符号と、１群に
属する受信局数に対応する数の各所定時間長の受信局フ
レームとの直列配列からなり、被呼受信局に対応する受
信局フレームには少なくとも受信局のアドレスとデータ
とが挿入され、かかる受信符号を受信し、同期符号と同
一の参照符号と受信符号とを比較し、受信符号から同期
符号の検出を行う同期符号検出回路において、 受信符号を同期符号の符号数Ｎに等しい数の並列符号
に変換する直並列変換器（１）と、 同期符号と同一の参照符号を発生する参照符号発生器
（100）と、 直並列変換回路の出力の並列符号と参照符号発生器か
らの参照符号とのビット毎の不一致を検出するビット毎
の不一致検出回路（２）及び各ビット毎の不一致検出回
路の出力と、１ビット目は０、それ以外のビットについ
ては前位ビットの加算ゲートの出力との加算のための加
算ゲートを有する第１桁用第１段回路とを少なくとも備
え、 第２桁目第２段回路は第１段回路における各不一致検
出回路出力と、第１ビット目は０、それ以外のビットに
ついては第１段回路における前位ビットの加算ゲートの
出力との積算のための積算ゲート及び積算ゲートの出力
と、第１ビット目は０、それ以外のビットについて第２
段回路における前位ビットの加算ゲートの出力との加算
のための加算ゲートよりなり、 誤り許容数（ｎ−１）に対応する第ｎ桁用第ｎ段回路
は第（ｎ−１）段回路の積算ゲートの出力と、第１ビッ
ト目は０、それ以外のビットについては第（ｎ−１）段
回路における前位ビットの加算ゲートの出力との積算の
ための積算ゲート及び積算ゲートの出力と、第１ビット
目は０、それ以外のビットについては第ｎ段回路におけ
る前位ビットの加算ゲートの出力との加算のための加算
ゲートよりなり、 第ｎ段回路の最終ビットの加算ゲートの出力が“0"の
時は同期符号として、また“1"の時は同期符号ではない
として検出するようにしている。
て、１群に属する複数の受信局に対し、送信局から同期
符号とそれに直列配列された受信局毎の受信局フレーム
との組合わせからなる信号を送信し、一方各受信局では
かかる信号を受信すると、同期符号検出回路ではかかる
受信符号と参照符号（同期符号と同一構成）とを比較
し、受信符号から同期符号を検出するようになっている
が、かかる同期符号検出回路の構成を簡単化し、しかも
高速化される受信符号からの同期符号の検出をも可能に
することを目的とし、受信符号は、同期符号と、１群に
属する受信局数に対応する数の各所定時間長の受信局フ
レームとの直列配列からなり、被呼受信局に対応する受
信局フレームには少なくとも受信局のアドレスとデータ
とが挿入され、かかる受信符号を受信し、同期符号と同
一の参照符号と受信符号とを比較し、受信符号から同期
符号の検出を行う同期符号検出回路において、 受信符号を同期符号の符号数Ｎに等しい数の並列符号
に変換する直並列変換器（１）と、 同期符号と同一の参照符号を発生する参照符号発生器
（100）と、 直並列変換回路の出力の並列符号と参照符号発生器か
らの参照符号とのビット毎の不一致を検出するビット毎
の不一致検出回路（２）及び各ビット毎の不一致検出回
路の出力と、１ビット目は０、それ以外のビットについ
ては前位ビットの加算ゲートの出力との加算のための加
算ゲートを有する第１桁用第１段回路とを少なくとも備
え、 第２桁目第２段回路は第１段回路における各不一致検
出回路出力と、第１ビット目は０、それ以外のビットに
ついては第１段回路における前位ビットの加算ゲートの
出力との積算のための積算ゲート及び積算ゲートの出力
と、第１ビット目は０、それ以外のビットについて第２
段回路における前位ビットの加算ゲートの出力との加算
のための加算ゲートよりなり、 誤り許容数（ｎ−１）に対応する第ｎ桁用第ｎ段回路
は第（ｎ−１）段回路の積算ゲートの出力と、第１ビッ
ト目は０、それ以外のビットについては第（ｎ−１）段
回路における前位ビットの加算ゲートの出力との積算の
ための積算ゲート及び積算ゲートの出力と、第１ビット
目は０、それ以外のビットについては第ｎ段回路におけ
る前位ビットの加算ゲートの出力との加算のための加算
ゲートよりなり、 第ｎ段回路の最終ビットの加算ゲートの出力が“0"の
時は同期符号として、また“1"の時は同期符号ではない
として検出するようにしている。
本発明は、同期符号とそれに直列配列される受信局フ
レームとから構成される受信符号から、受信局において
同期符号と同一構成の参照符号を使用して同期符号を検
出するようにした同期符号検出回路に関する。
レームとから構成される受信符号から、受信局において
同期符号と同一構成の参照符号を使用して同期符号を検
出するようにした同期符号検出回路に関する。
通信システム、例えばポケットベル等の通信システム
では受信局を群に分け、送信局からかかる１群の複数の
受信局に対し、同期符号とそれに直列配列される受信局
毎の受信局フレームとからなる信号を送出している。
では受信局を群に分け、送信局からかかる１群の複数の
受信局に対し、同期符号とそれに直列配列される受信局
毎の受信局フレームとからなる信号を送出している。
この場合受信局フレームはそれぞれ所定時間長を有
し、受信符号の先頭からの相対位置によって受信局が区
別され、さらに被呼端末に対する受信局フレームには少
なくともその受信局のアドレスとデータとが挿入され
る。
し、受信符号の先頭からの相対位置によって受信局が区
別され、さらに被呼端末に対する受信局フレームには少
なくともその受信局のアドレスとデータとが挿入され
る。
送信局ではかかる受信局呼出信号を送信して被呼受信
局を呼出し、受信局ではかかる受信符号から同期符号を
抽出し、同期をとり、同期のとれた受信符号中の受信局
アドレスの識別によってデータが受信される。
局を呼出し、受信局ではかかる受信符号から同期符号を
抽出し、同期をとり、同期のとれた受信符号中の受信局
アドレスの識別によってデータが受信される。
実際は同期符号の前にプリアンブル符号が付加され、
このプリアンブル符号の受信によって受信局は正常な受
信状態となり、受信符号から同期符号を検出するが、無
線による符号誤りのあることから同期符号の検出にあた
っては、所定数以下の誤りを許容し検出結果としてい
る。
このプリアンブル符号の受信によって受信局は正常な受
信状態となり、受信符号から同期符号を検出するが、無
線による符号誤りのあることから同期符号の検出にあた
っては、所定数以下の誤りを許容し検出結果としてい
る。
かかる従来の同期符号検出回路を以下に説明する。
送信局から送信され、各受信局で受信される受信符号
は例えば第５図の如く構成される。
は例えば第５図の如く構成される。
受信符号の先頭のプリアンブル符号（PA）、同期符号
（SC）に続いて各受信局フレームが、第１受信局向け、
第２受信局向けの如く直列配置され、この受信符号例で
は８個の受信局向けが１群を構成している。
（SC）に続いて各受信局フレームが、第１受信局向け、
第２受信局向けの如く直列配置され、この受信符号例で
は８個の受信局向けが１群を構成している。
この場合各受信局フレームは同一時間長を有し、A1,A
2・・・・は各受信局のアドレスであり、D1,D2・・・・
はデータを示し、被呼されない受信局に対応する受信局
フレームにはアドレスＡとデータＤが挿入されず空とな
っている。
2・・・・は各受信局のアドレスであり、D1,D2・・・・
はデータを示し、被呼されない受信局に対応する受信局
フレームにはアドレスＡとデータＤが挿入されず空とな
っている。
各受信局においてかかる受信符号を受信すると、プリ
アンブル符号によって各受信局では受信器は正常な符号
の受信状態となり、この状態で受信符号から同期符号を
検出することになるが、そのために同期符号検出回路を
備え、この回路には同期符号と同一符号の参照符号を発
生する参照符号発生器が設けられ、同期符号検出回路で
は受信符号と参照符号とを比較することによって受信符
号から同期符号を検出する。
アンブル符号によって各受信局では受信器は正常な符号
の受信状態となり、この状態で受信符号から同期符号を
検出することになるが、そのために同期符号検出回路を
備え、この回路には同期符号と同一符号の参照符号を発
生する参照符号発生器が設けられ、同期符号検出回路で
は受信符号と参照符号とを比較することによって受信符
号から同期符号を検出する。
即ち受信符号を参照符号のビット数（同期符号と同
一）で区切りながら、符号の一致のとれた状態で同期符
号が検出されたとしている。
一）で区切りながら、符号の一致のとれた状態で同期符
号が検出されたとしている。
そして同期符号は第５図の如く例えば32ビットで構成
され、しかも無線による符号誤りも生ずるので、誤り許
容数ｎが設定され、許容数ｎ以下の誤りの場合同期符号
であると判定し、許容数ｎより大なる誤りのある場合同
期符号ではないと判定する。
され、しかも無線による符号誤りも生ずるので、誤り許
容数ｎが設定され、許容数ｎ以下の誤りの場合同期符号
であると判定し、許容数ｎより大なる誤りのある場合同
期符号ではないと判定する。
第４図には従来の同期符号検出回路を示す。
図において１は受信符号バッフア、２は参照符号発生
器であり、受信符号バッフアは同期符号のビット数に等
しいバッフア長を有し、同期符号が32ビットであるとバ
ッフア長は32である。参照符号は同期符号と同一構成で
あり、従って参照符号発生器１からは同期符号と同一の
32ビットの参照符号を発生する。
器であり、受信符号バッフアは同期符号のビット数に等
しいバッフア長を有し、同期符号が32ビットであるとバ
ッフア長は32である。参照符号は同期符号と同一構成で
あり、従って参照符号発生器１からは同期符号と同一の
32ビットの参照符号を発生する。
10は比較器（１）、20は不一致数カウンタ、30は比較
器（２）である。また40はクロック発生器で、読み出し
クロック発生器41、ビットタイミングクロック発生器42
及び識別タイミングクロック発生器43より構成される。
器（２）である。また40はクロック発生器で、読み出し
クロック発生器41、ビットタイミングクロック発生器42
及び識別タイミングクロック発生器43より構成される。
この場合ビットタイミングクロックは受信符号を１ビ
ット宛シフトするもので、このクロックによって制御さ
れて受信符号は１ビット宛受信符号バッフアに入力さ
れ、32ビットの受信符号を格納し、１ビット宛出力され
る。
ット宛シフトするもので、このクロックによって制御さ
れて受信符号は１ビット宛受信符号バッフアに入力さ
れ、32ビットの受信符号を格納し、１ビット宛出力され
る。
一方読み出しクロックは、ビットタイミングクロック
間に32ビットのクロックを有している。
間に32ビットのクロックを有している。
即ちビットタイミングクロックによって受信符号バッ
フア中の32ビットの受信符号が１ビット宛移動するが、
この移動毎に読み出しクロックによって受信符号バッフ
ア中の受信符号の各ビットと参照符号の対応する各ビッ
トとが１ビット宛比較器（１）で比較される。タイミン
グクロック毎の各ビットの比較で、32ビット全部の受信
符号と参照符号とが一致すれば同期符号と判定される。
フア中の32ビットの受信符号が１ビット宛移動するが、
この移動毎に読み出しクロックによって受信符号バッフ
ア中の受信符号の各ビットと参照符号の対応する各ビッ
トとが１ビット宛比較器（１）で比較される。タイミン
グクロック毎の各ビットの比較で、32ビット全部の受信
符号と参照符号とが一致すれば同期符号と判定される。
しかし無線による符号受信によって誤りの生ずること
があるので、一定の誤り許容数ｎを決め、誤り数がｎ以
下の時は同期符号と判定する。
があるので、一定の誤り許容数ｎを決め、誤り数がｎ以
下の時は同期符号と判定する。
従って比較器10で比較した結果の不一致数は不一致数
カウンタで計数され、その計数結果を比較器30で不一致
許容数と比較され、不一致数がｎ以下の場合比較器30か
ら同期符号検出出力が出力される。
カウンタで計数され、その計数結果を比較器30で不一致
許容数と比較され、不一致数がｎ以下の場合比較器30か
ら同期符号検出出力が出力される。
なお誤り許容数はシステムに依存し、シュミレーショ
ンによって多く決められるが大体１〜２程度である。
ンによって多く決められるが大体１〜２程度である。
上記の如き従来の同期符号検出回路では、受信符号を
受信符号バッフア中で１ビット宛シフトする間にバッフ
ア中の32ビットの受信符号と参照符号との１ビット宛の
比較のための32ビットの読み出しクロックを必要とす
る。
受信符号バッフア中で１ビット宛シフトする間にバッフ
ア中の32ビットの受信符号と参照符号との１ビット宛の
比較のための32ビットの読み出しクロックを必要とす
る。
例えば受信符号のビットタイミングクロックが100Mpb
sであるとすると、同期符号長が32ビットの場合3200Mpb
sという極めて高速な読み出しクロックを必要とする。
またクロックが高速になれば消費電力も増大し、さらに
２個の比較器も必要になるという問題点を従来の同期符
号検出回路は有している。
sであるとすると、同期符号長が32ビットの場合3200Mpb
sという極めて高速な読み出しクロックを必要とする。
またクロックが高速になれば消費電力も増大し、さらに
２個の比較器も必要になるという問題点を従来の同期符
号検出回路は有している。
上記問題点は本発明により第１図に示す原理図に示す
如く受信符号は、同期符号と、１群に属する受信局数に
対応する数の各所定時間長の受信局フレームとの直列配
列からなり、被呼受信局に対応する受信局フレームには
少なくとも受信局のアドレスとデータとが挿入され、か
かる受信符号を受信し、同期符号と同一の参照符号と受
信符号とを比較し、受信符号から同期符号の検出を行う
同期符号検出回路において、 受信符号と同期符号の符号数Ｎに等しい数の並列符号
に変換する直並列変換器（１）と、 同期符号と同一の参照符号を発生する参照符号発生器
（100）と、 直並列変換回路の出力の並列符号と参照符号発生器か
らの参照符号とのビット毎の不一致を検出するビット毎
の不一致検出回路（２）及び各ビット毎の不一致検出回
路の出力と、１ビット目は０、それ以外のビットについ
ては前位ビットの加算ゲートの出力との加算のための加
算ゲートを有する第１桁用第１段回路とを少なくとも備
え、 第２桁目第２段回路は第１段回路における各不一致検
出回路出力と、第１ビット目は０、それ以外のビットに
ついては第１段回路における前位ビットの加算ゲートの
出力との積算のための積算ゲート及び積算ゲートの出力
と、第１ビット目は０、それ以外のビットについて第２
段回路における前位ビットの加算ゲートの出力との加算
のための加算ゲートよりなり、 誤り許容数（ｎ−１）に対応する第ｎ桁用第ｎ段回路
は第（ｎ−１）段回路の積算ゲートの出力と、第１ビッ
ト目は０、それ以外のビットについては第（ｎ−１）段
回路における前位ビットの加算ゲートの出力との積算の
ための積算ゲート及び積算ゲートの出力と、第１ビット
目は０、それ以外のビットについては第ｎ段回路におけ
る前位ビットの加算ゲートの出力との加算のための加算
ゲートよりなり、 第ｎ段回路の最終ビットの加算ゲートの出力が“0"の
時は同期符号として、また“1"の時は同期符号ではない
として検出することを特徴とする同期符号検出回路によ
って解決される。
如く受信符号は、同期符号と、１群に属する受信局数に
対応する数の各所定時間長の受信局フレームとの直列配
列からなり、被呼受信局に対応する受信局フレームには
少なくとも受信局のアドレスとデータとが挿入され、か
かる受信符号を受信し、同期符号と同一の参照符号と受
信符号とを比較し、受信符号から同期符号の検出を行う
同期符号検出回路において、 受信符号と同期符号の符号数Ｎに等しい数の並列符号
に変換する直並列変換器（１）と、 同期符号と同一の参照符号を発生する参照符号発生器
（100）と、 直並列変換回路の出力の並列符号と参照符号発生器か
らの参照符号とのビット毎の不一致を検出するビット毎
の不一致検出回路（２）及び各ビット毎の不一致検出回
路の出力と、１ビット目は０、それ以外のビットについ
ては前位ビットの加算ゲートの出力との加算のための加
算ゲートを有する第１桁用第１段回路とを少なくとも備
え、 第２桁目第２段回路は第１段回路における各不一致検
出回路出力と、第１ビット目は０、それ以外のビットに
ついては第１段回路における前位ビットの加算ゲートの
出力との積算のための積算ゲート及び積算ゲートの出力
と、第１ビット目は０、それ以外のビットについて第２
段回路における前位ビットの加算ゲートの出力との加算
のための加算ゲートよりなり、 誤り許容数（ｎ−１）に対応する第ｎ桁用第ｎ段回路
は第（ｎ−１）段回路の積算ゲートの出力と、第１ビッ
ト目は０、それ以外のビットについては第（ｎ−１）段
回路における前位ビットの加算ゲートの出力との積算の
ための積算ゲート及び積算ゲートの出力と、第１ビット
目は０、それ以外のビットについては第ｎ段回路におけ
る前位ビットの加算ゲートの出力との加算のための加算
ゲートよりなり、 第ｎ段回路の最終ビットの加算ゲートの出力が“0"の
時は同期符号として、また“1"の時は同期符号ではない
として検出することを特徴とする同期符号検出回路によ
って解決される。
本発明では直並列変換器１は、受信符号を同期符号の
符号数Ｎに等しい数Ｎの並列符号に変換して不一致検出
回路２へ出力する。この場合直並列データの中身は受信
符号の１ビット毎に更新され、新しい符号が１ビット入
力されると最も古い１ビットが破棄される。
符号数Ｎに等しい数Ｎの並列符号に変換して不一致検出
回路２へ出力する。この場合直並列データの中身は受信
符号の１ビット毎に更新され、新しい符号が１ビット入
力されると最も古い１ビットが破棄される。
不一致検出回路２は、直並列変換器１の出力のＮ個の
並列符号と参照符号と１ビット毎の不一致を検出してそ
の検出出力〔Ｖ（Ｎ）〕をビット毎の加算ゲート２と積
算ゲート４へ出力する。
並列符号と参照符号と１ビット毎の不一致を検出してそ
の検出出力〔Ｖ（Ｎ）〕をビット毎の加算ゲート２と積
算ゲート４へ出力する。
即ち１ビットの受信符号と１ビットの参照符号が共に
１又は０の時出力は０、いづれか一方が１、他が０の時
は出力は１となる。
１又は０の時出力は０、いづれか一方が１、他が０の時
は出力は１となる。
加算ゲート３は、不一致検出回路２の検出出力〔Ｖ
（Ｎ）〕）と前位ビットの加算ゲート３の出力を加算し
て出力するが、第１ビットの加算ゲートの場合は、前位
ビットが無いので“0"値と不一致検出回路２の検出出力
V1を加算し、その加算結果を次位のビットの加算ゲート
に出力する。
（Ｎ）〕）と前位ビットの加算ゲート３の出力を加算し
て出力するが、第１ビットの加算ゲートの場合は、前位
ビットが無いので“0"値と不一致検出回路２の検出出力
V1を加算し、その加算結果を次位のビットの加算ゲート
に出力する。
第２段回路では、積算ゲート４と加算ゲート３とがビ
ット毎に備えられ、第１ビット目では積算ゲートには不
一致検出器の出力と、０との積算が行なわれ、その積算
結果と０との加算が加算ゲートで行なわれる。
ット毎に備えられ、第１ビット目では積算ゲートには不
一致検出器の出力と、０との積算が行なわれ、その積算
結果と０との加算が加算ゲートで行なわれる。
これに対し第２ビット以降では、積算ゲートには不一
致検出回路の出力と、前位ビットの加算ゲート出力が入
力され、その積算結果とこの第２段回路の前位ビットの
加算ゲートの出力が加算ゲートに入力される。
致検出回路の出力と、前位ビットの加算ゲート出力が入
力され、その積算結果とこの第２段回路の前位ビットの
加算ゲートの出力が加算ゲートに入力される。
このような各段回路は不一致許容数（ｎ−１）の時は
ｎ段回路が構成され、その構成は第２段回路と同様とな
る。
ｎ段回路が構成され、その構成は第２段回路と同様とな
る。
即ち不一致許容数が２ならば第３段回路まで必要とな
り、不一致許容数が１ならば第２段回路まで必要とな
る。
り、不一致許容数が１ならば第２段回路まで必要とな
る。
なお積算ゲート４は、不一致検出回路２の各ビットの
検出出力と、前位ビットの加算ゲート３の出力を積算し
てビットの不一致数を積み上げ次段回路へ桁上げする
が、第１ビットの積算ゲート４は、前位ビットが無いの
で、“0"と第１ビットの不一致検出回路２の検出出力を
積算するので、不一致検出回路の検出出力が“1"であっ
ても、常に第２段回路への積算出力は“0"となる。
検出出力と、前位ビットの加算ゲート３の出力を積算し
てビットの不一致数を積み上げ次段回路へ桁上げする
が、第１ビットの積算ゲート４は、前位ビットが無いの
で、“0"と第１ビットの不一致検出回路２の検出出力を
積算するので、不一致検出回路の検出出力が“1"であっ
ても、常に第２段回路への積算出力は“0"となる。
つまり第１ビットの積算ゲート４の出力は常に０であ
り、従って第２段回路及びそれ以上の段への不一致数の
積み上げも行なわれない。従って第１ビットの加算ゲー
ト３は、第１段の加算ゲート３だけが不一致検出回路２
の検出出力が“1"の時、“1"を出力し、それより上の段
の回路の加算ゲート３は“0"を出力する。
り、従って第２段回路及びそれ以上の段への不一致数の
積み上げも行なわれない。従って第１ビットの加算ゲー
ト３は、第１段の加算ゲート３だけが不一致検出回路２
の検出出力が“1"の時、“1"を出力し、それより上の段
の回路の加算ゲート３は“0"を出力する。
第２段回路以上の積算ゲート４では、前位ビットの加
算ゲート３の出力が“1"で、当ビットの不一致検出の検
出出力が“1"の場合は、積算出力が“1"となり、上段回
路への桁上げが行なわれる。
算ゲート３の出力が“1"で、当ビットの不一致検出の検
出出力が“1"の場合は、積算出力が“1"となり、上段回
路への桁上げが行なわれる。
以上の加算ゲート３と積算ゲート４のゲート処理と同
様の符号処理が、受信符号の各ビットについて行なわれ
る。
様の符号処理が、受信符号の各ビットについて行なわれ
る。
そして、受信符号の各ビットの不一致検出回路２にお
いて検出動作が行なわれ、符号不一致数がｎ段だけ積み
上げられ、最上段ｎの加算ゲート３の出力が“1"になる
と、符号不一致数ｎが同期符号検出に予め定められる不
一致数の許容数（ｎ−１）を越えて同期符号の検出不能
を確定する。
いて検出動作が行なわれ、符号不一致数がｎ段だけ積み
上げられ、最上段ｎの加算ゲート３の出力が“1"になる
と、符号不一致数ｎが同期符号検出に予め定められる不
一致数の許容数（ｎ−１）を越えて同期符号の検出不能
を確定する。
以上、本発明の同期符号検出回路は、同期符号のビッ
ト数に相当する受信符号のビット数Ｎと参照符号との各
ビット毎の検出の結果、許容されるビット不一致数（ｎ
−１）より定まる数ｎとの席Nn個の加算ゲート３と、同
期符号のビット数Ｎと同期符号の検出に許容される符号
不一致数（ｎ−１）との積Ｎ（ｎ−１）個の積算ゲート
４のゲート動作により、最上段ｎの加算ゲート３の出力
Ｘ（ｎ）が出力することにより、受信符号列を直並列変
換器１で変換したＮ個の並列符号から、一挙に一定パタ
ーンの同期符号を検出するので、同期符号検出回路の回
路構成は簡単となり、検出のための時間も短くてすむの
で、高速データに対応できるようになって問題は解決さ
れる。
ト数に相当する受信符号のビット数Ｎと参照符号との各
ビット毎の検出の結果、許容されるビット不一致数（ｎ
−１）より定まる数ｎとの席Nn個の加算ゲート３と、同
期符号のビット数Ｎと同期符号の検出に許容される符号
不一致数（ｎ−１）との積Ｎ（ｎ−１）個の積算ゲート
４のゲート動作により、最上段ｎの加算ゲート３の出力
Ｘ（ｎ）が出力することにより、受信符号列を直並列変
換器１で変換したＮ個の並列符号から、一挙に一定パタ
ーンの同期符号を検出するので、同期符号検出回路の回
路構成は簡単となり、検出のための時間も短くてすむの
で、高速データに対応できるようになって問題は解決さ
れる。
第２図は本発明の実施例の同期符号検出回路の構成を
示すブロック図であり、説明を簡単にするため、同期符
号長が４であって検出に許容される符号不一致数が２の
場合の実施例である。
示すブロック図であり、説明を簡単にするため、同期符
号長が４であって検出に許容される符号不一致数が２の
場合の実施例である。
第２図のブロック図において、直並列変換器は４ビッ
トのシフトレジスタ11で構成され、受信符号を入力して
４列の並列符号D1,D2,D3,D4に変換して不一致検出回路
２へ出力する。
トのシフトレジスタ11で構成され、受信符号を入力して
４列の並列符号D1,D2,D3,D4に変換して不一致検出回路
２へ出力する。
不一致検出回路２は、４個の排他的論理和ゲートのEX
−OR21,EX−OR22,EX−OR23,EX−OR24で構成され、４ビ
ット・シフトレジスタ11の出力の４個の並列ビットD1,D
2,D3,D4と参照符号発生器100により与えられる４個の参
照符号R1,R2,R3,R4、例えば“1,1,0,1"との不一致を各
ビット毎に検出してその検出出力V1,V2,V3,V4を加算出
力ゲート３と積算出力ゲート４へ出力する。
−OR21,EX−OR22,EX−OR23,EX−OR24で構成され、４ビ
ット・シフトレジスタ11の出力の４個の並列ビットD1,D
2,D3,D4と参照符号発生器100により与えられる４個の参
照符号R1,R2,R3,R4、例えば“1,1,0,1"との不一致を各
ビット毎に検出してその検出出力V1,V2,V3,V4を加算出
力ゲート３と積算出力ゲート４へ出力する。
加算出力ゲート３は、第１ビットD1に対するオアゲー
トOR311,OR312,OR313と、第２ビットD2に対するオアゲ
ートOR321,OR322,OR323と、第３ビットD3に対するオア
ゲートOR331,OR332,R333と、第４ビットD4に対するオア
ゲートOR341,OR342,OR343とで構成され、例えば、第２
ビットD2のオアゲートOR321,OR322,OR323は、オアゲー
トOR321が、第２ビットD2の不一致検出回路２のEX−OR2
2の検出出力V2と、このビットD2の前位の第１ビットD1
の加算ゲート311の出力を加算し、オアゲートOR322が、
第２ビットD2の積算ゲートAND421の出力と前位の第１ビ
ットD1の加算ゲート312の出力を加算し、オアゲートOR3
23が、第２ビットD2の積算ゲートAND422の出力と前位の
第１ビットD1の加算ゲート313の出力を加算して第３ビ
ットD3の処理ゲートへ出力するが、第１ビットD1の加算
ゲートOR311は、前位ビットが無いので“0"と第１ビッ
トD1の不一致検出回路２のEX−OR21の検出出力V1を加算
し、該検出出力V1が“1"の時、その加算出力“1"を次の
第２ビット，第３ビット，第４ビットの処理ゲートへ出
力し、加算ゲート３の第１段のオアゲートOR311,OR321,
OR331,OR341の出力を総べて“1"とする。
トOR311,OR312,OR313と、第２ビットD2に対するオアゲ
ートOR321,OR322,OR323と、第３ビットD3に対するオア
ゲートOR331,OR332,R333と、第４ビットD4に対するオア
ゲートOR341,OR342,OR343とで構成され、例えば、第２
ビットD2のオアゲートOR321,OR322,OR323は、オアゲー
トOR321が、第２ビットD2の不一致検出回路２のEX−OR2
2の検出出力V2と、このビットD2の前位の第１ビットD1
の加算ゲート311の出力を加算し、オアゲートOR322が、
第２ビットD2の積算ゲートAND421の出力と前位の第１ビ
ットD1の加算ゲート312の出力を加算し、オアゲートOR3
23が、第２ビットD2の積算ゲートAND422の出力と前位の
第１ビットD1の加算ゲート313の出力を加算して第３ビ
ットD3の処理ゲートへ出力するが、第１ビットD1の加算
ゲートOR311は、前位ビットが無いので“0"と第１ビッ
トD1の不一致検出回路２のEX−OR21の検出出力V1を加算
し、該検出出力V1が“1"の時、その加算出力“1"を次の
第２ビット，第３ビット，第４ビットの処理ゲートへ出
力し、加算ゲート３の第１段のオアゲートOR311,OR321,
OR331,OR341の出力を総べて“1"とする。
積算出力ゲート４は、第１ビットD1に対するアンドゲ
ートAND411,AND412と、第２ビットD2に対するアンドゲ
ートAND421,AND422と、第３ビットD3に対するアンドゲ
ートAND431,AND432と、第４ビットD4に対するアンドゲ
ートAND441,AND442とで構成され、例えば第２ビットD2
のアンドゲートAND421,AND422は、アンドゲートAND421
が、第２ビットD2の不一致検出回路２のEX−OR22の検出
出力V2と、前位ビットD1のオアゲートOR−311の出力と
を積算してビット不一致数を次の第２段回路へ積み上げ
るが、第１ビットD1のアンドゲートAND411は、前位ビッ
トが無いので“0"と第１ビットの不一致検出回路２のEX
−OR21の検出出力V1を積算するので、検出出力V1が符号
“1"であっても、アンドゲートAND411の積算出力は“0"
となる。
ートAND411,AND412と、第２ビットD2に対するアンドゲ
ートAND421,AND422と、第３ビットD3に対するアンドゲ
ートAND431,AND432と、第４ビットD4に対するアンドゲ
ートAND441,AND442とで構成され、例えば第２ビットD2
のアンドゲートAND421,AND422は、アンドゲートAND421
が、第２ビットD2の不一致検出回路２のEX−OR22の検出
出力V2と、前位ビットD1のオアゲートOR−311の出力と
を積算してビット不一致数を次の第２段回路へ積み上げ
るが、第１ビットD1のアンドゲートAND411は、前位ビッ
トが無いので“0"と第１ビットの不一致検出回路２のEX
−OR21の検出出力V1を積算するので、検出出力V1が符号
“1"であっても、アンドゲートAND411の積算出力は“0"
となる。
つまり第１ビットD1の処理ゲート内の第２段回路は常
に０となり、不一致数の積み上げは行なわれない。従っ
て第３段回路の積算ゲートAND412への不一致数の積み上
げも行なわれない。
に０となり、不一致数の積み上げは行なわれない。従っ
て第３段回路の積算ゲートAND412への不一致数の積み上
げも行なわれない。
従って第１ビットの処理ゲートの出力は、不一致検出
回路２のEX−OR21の検出出力V1が符号“1"を出力する場
合、第１段回路のオアゲートOR311だけが“1"を出力
し、他の段のオアゲートOR312,OR313は“0"を出力す
る。
回路２のEX−OR21の検出出力V1が符号“1"を出力する場
合、第１段回路のオアゲートOR311だけが“1"を出力
し、他の段のオアゲートOR312,OR313は“0"を出力す
る。
以上のゲート処理は、４ビット・シフトレジスタ11の
出力の４個の受信符号D1,D2,D3,D4の各符号について同
様に行なわれる。
出力の４個の受信符号D1,D2,D3,D4の各符号について同
様に行なわれる。
即ち、同期符号のビット数４に等しい４個の受信符号
D1,D2,D3,D4に対して不一致検出回路２の各符号のEX−O
Rにおいて不一致が検出されると、先ず各ビットD1〜D4
の第１段である第１桁の加算ゲート311〜341の出力X1が
“1"となり、次に各ビットD2〜D4の第２段回路への積算
ゲート421〜441が“1"を出力し、第１段である第１桁の
不一致数を第２段である第２桁へ積み上げ、ビットD2〜
D4の第２桁の加算ゲート322〜342の出力X2が“1"とな
り、次に最上段の第３段への積算ゲート432,442が“1"
となり、第１段と第２段の不一致数を積み上げ、第３段
の加算ゲート333,343の出力X3が“1"となるといった順
で、順次各段の加算ゲートの出力を“1"として行くか
ら、最上段３の第４ビットの加算ゲート343の出力X3
は、第１段から第３段まで総べての段の加算ゲートの出
力X1,X2,X3をこの順で“1"にして、出力X3が“1"を出力
する時に、同期符号検出の符号不一致の許容数２を越
え、同期符号検出の不能が確定する。
D1,D2,D3,D4に対して不一致検出回路２の各符号のEX−O
Rにおいて不一致が検出されると、先ず各ビットD1〜D4
の第１段である第１桁の加算ゲート311〜341の出力X1が
“1"となり、次に各ビットD2〜D4の第２段回路への積算
ゲート421〜441が“1"を出力し、第１段である第１桁の
不一致数を第２段である第２桁へ積み上げ、ビットD2〜
D4の第２桁の加算ゲート322〜342の出力X2が“1"とな
り、次に最上段の第３段への積算ゲート432,442が“1"
となり、第１段と第２段の不一致数を積み上げ、第３段
の加算ゲート333,343の出力X3が“1"となるといった順
で、順次各段の加算ゲートの出力を“1"として行くか
ら、最上段３の第４ビットの加算ゲート343の出力X3
は、第１段から第３段まで総べての段の加算ゲートの出
力X1,X2,X3をこの順で“1"にして、出力X3が“1"を出力
する時に、同期符号検出の符号不一致の許容数２を越
え、同期符号検出の不能が確定する。
第３図の本実施例の動作を説明するためのデータ表
は、シフトレジスタ11の出力の４個の受信符号D1,D2,D
3,D4がからまで変化したときの、参照符号発生器10
0が設定した参照符号R1,R2,R3,R4のパターン“1101"に
対する符号不一致許容数２の場合の検出出力X3,X2,X1を
示したもので、最上段の第３段の加算ゲートOR343の出
力X3が“1"を出力する時が、符号の不一致数が許容数２
を越えて３又は４となる場合であることが判る。
は、シフトレジスタ11の出力の４個の受信符号D1,D2,D
3,D4がからまで変化したときの、参照符号発生器10
0が設定した参照符号R1,R2,R3,R4のパターン“1101"に
対する符号不一致許容数２の場合の検出出力X3,X2,X1を
示したもので、最上段の第３段の加算ゲートOR343の出
力X3が“1"を出力する時が、符号の不一致数が許容数２
を越えて３又は４となる場合であることが判る。
即ち不一致数を符号不一致の許容数２に等しい２段だ
け積み上げ桁上げした第２段、即ち第３桁の加算ゲート
OR343の出力X3の符号により同期符号の検出が出来るこ
とが判る。
け積み上げ桁上げした第２段、即ち第３桁の加算ゲート
OR343の出力X3の符号により同期符号の検出が出来るこ
とが判る。
以上、本実施例の同期符号検出回路は、同期符号の符
号数Ｎの４と該同期符号の検出に許容される符号不一致
数（ｎ−１）の２より定まる数ｎの３との積Nn個の４×
３個の加算出力ゲート３と、同期符号の符号数Ｎと該同
期符号の検出に許容される符号不一致数（ｎ−１）との
積Ｎ（ｎ−１）個の４×２個の積算出力ゲート４のゲー
ト動作により、受信符号から一挙に一定パターンの同期
符号を検出する。
号数Ｎの４と該同期符号の検出に許容される符号不一致
数（ｎ−１）の２より定まる数ｎの３との積Nn個の４×
３個の加算出力ゲート３と、同期符号の符号数Ｎと該同
期符号の検出に許容される符号不一致数（ｎ−１）との
積Ｎ（ｎ−１）個の４×２個の積算出力ゲート４のゲー
ト動作により、受信符号から一挙に一定パターンの同期
符号を検出する。
同期符号の符号数Ｎや不一致許容数（ｎ−１）が変わ
れば、その数に従って同じ加算ゲートと積算ゲートを増
減すればよいので、回路構成は簡単であり、検出のため
の比較動作はシフトレジスタ11で変換した並列符号Ｎに
対して同時に行なわれるので、検出時間は大幅に短縮さ
れて高速データにも対応できるので問題は無い。
れば、その数に従って同じ加算ゲートと積算ゲートを増
減すればよいので、回路構成は簡単であり、検出のため
の比較動作はシフトレジスタ11で変換した並列符号Ｎに
対して同時に行なわれるので、検出時間は大幅に短縮さ
れて高速データにも対応できるので問題は無い。
以上説明した如く、本発明によれば、同期符号の符号
数や符号不一致の許容数に従って同じ加算ゲートと積算
ゲートを増減すればよいので、同期符号検出回路の回路
構成が簡単化され、比較検出がシフトレジスタで変換し
た並列符号Ｎに対して同時に行なわれるので、検出時間
が短縮され高速データにも対応出来る効果が得られる。
数や符号不一致の許容数に従って同じ加算ゲートと積算
ゲートを増減すればよいので、同期符号検出回路の回路
構成が簡単化され、比較検出がシフトレジスタで変換し
た並列符号Ｎに対して同時に行なわれるので、検出時間
が短縮され高速データにも対応出来る効果が得られる。
第１図は本発明の同期符号検出回路の構成を示す原理
図、 第２図は本発明の実施例の同期符号検出回路の構成を示
すブロック図、 第３図は本発明の実施例の同期符号検出回路の動作を説
明するためのデータ表、 第４図は従来の同期符号検出回路のブロック図、 第５図は従来の同期符号検出回路の動作を説明するため
の受信符号列のフオーマットである。 図において、 １は直並列変換器、 11は４ビット・シフトレジスタ、 ２は不一致検出回路、 21,22,23,24は排他的論理和ゲート EX−OR、 ３は加算ゲート、 311〜341,312〜342,313〜343はオアゲートOR、 ４は積算ゲート、 411,412,421,422,431,432,441,442はアンドゲートAND、 100は同期符号設定スイッチである。
図、 第２図は本発明の実施例の同期符号検出回路の構成を示
すブロック図、 第３図は本発明の実施例の同期符号検出回路の動作を説
明するためのデータ表、 第４図は従来の同期符号検出回路のブロック図、 第５図は従来の同期符号検出回路の動作を説明するため
の受信符号列のフオーマットである。 図において、 １は直並列変換器、 11は４ビット・シフトレジスタ、 ２は不一致検出回路、 21,22,23,24は排他的論理和ゲート EX−OR、 ３は加算ゲート、 311〜341,312〜342,313〜343はオアゲートOR、 ４は積算ゲート、 411,412,421,422,431,432,441,442はアンドゲートAND、 100は同期符号設定スイッチである。
Claims (1)
- 【請求項１】受信符号は、同期符号と、１群に属する受
信局数に対応する数の各所定時間長の受信局フレームと
の直列配列からなり、被呼受信局に対応する受信局フレ
ームには少なくとも受信局のアドレスとデータとが挿入
され、かかる受信符号を受信し、同期符号と同一の参照
符号と受信符号とを比較し、受信符号から同期符号の検
出を行う同期符号検出回路において、 受信符号を同期符号の符号数Ｎに等しい数の並列符号に
変換する直並列変換器（１）と、 同期符号と同一の参照符号を発生する参照符号発生器
（100）と、 直並列変換回路の出力の並列符号と参照符号発生器から
の参照符号とのビット毎の不一致を検出するビット毎の
不一致検出回路（２）及び各ビット毎の不一致検出回路
の出力と、１ビット目は０、それ以外のビットについて
は前位ビットの加算ゲートの出力との加算のための加算
ゲートを有する第１桁用第１段回路とを少なくとも備
え、 第２桁目第２段回路は第１段回路における各不一致検出
回路出力と、第１ビット目は０、それ以外のビットにつ
いては第１段回路における前位ビットの加算ゲートの出
力との積算のための積算ゲート及び積算ゲートの出力
と、第１ビット目は０、それ以外のビットについて第２
段回路における前位ビットの加算ゲートの出力との加算
のための加算ゲートよりなり、 誤り許容数（ｎ−１）に対応する第ｎ桁用第ｎ段回路は
第（ｎ−１）段回路の積算ゲートの出力と、第１ビット
目は０、それ以外のビットについては第（ｎ−１）段回
路における前位ビットの加算ゲートの出力との積算のた
めの積算ゲート及び積算ゲートの出力と、第１ビット目
は０、それ以外のビットについては第ｎ段回路における
前位ビットの加算ゲートの出力との加算のための加算ゲ
ートよりなり、 第ｎ段回路の最終ビットの加算ゲートの出力が“0"の時
は同期符号として、また“1"の時は同期符号ではないと
して検出することを特徴とする同期符号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013112A JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013112A JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189250A JPH01189250A (ja) | 1989-07-28 |
| JP2573010B2 true JP2573010B2 (ja) | 1997-01-16 |
Family
ID=11824073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013112A Expired - Lifetime JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
-
1988
- 1988-01-22 JP JP63013112A patent/JP2573010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189250A (ja) | 1989-07-28 |
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