JPH01189250A - 同期符号検出回路 - Google Patents
同期符号検出回路Info
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- JPH01189250A JPH01189250A JP63013112A JP1311288A JPH01189250A JP H01189250 A JPH01189250 A JP H01189250A JP 63013112 A JP63013112 A JP 63013112A JP 1311288 A JP1311288 A JP 1311288A JP H01189250 A JPH01189250 A JP H01189250A
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- 238000001514 detection method Methods 0.000 claims abstract description 93
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ通信における受信局で、送信局からデータ中に挿
入されて送られて来る一定パターンの同期符号を比較検
出して送信局と同期をとる同期符号検出回路に関し、 該検出回路が、従来のクロック毎に符号比較して符号の
不一致を計数するカウンタを使用せずに、簡単なゲート
回路のみで構成し検出のための比較回数を減らして高速
データにも対応できることを目的とし、 受信符号列をシフトレジスタで 同期符号の符号数Ｎに
等しいＮ列の並列符号に変換したのち、参照用の同期符
号と比較して各列の符号の不一致を検出し該各符号の不
一致数をオアゲートで加算し、アンドゲートで同期符号
検出に許容される符号不一致数に等しい段数だけ積み上
げて、積み上げた最終段のオアゲートの出力により検出
できるように構成したものである。
入されて送られて来る一定パターンの同期符号を比較検
出して送信局と同期をとる同期符号検出回路に関し、 該検出回路が、従来のクロック毎に符号比較して符号の
不一致を計数するカウンタを使用せずに、簡単なゲート
回路のみで構成し検出のための比較回数を減らして高速
データにも対応できることを目的とし、 受信符号列をシフトレジスタで 同期符号の符号数Ｎに
等しいＮ列の並列符号に変換したのち、参照用の同期符
号と比較して各列の符号の不一致を検出し該各符号の不
一致数をオアゲートで加算し、アンドゲートで同期符号
検出に許容される符号不一致数に等しい段数だけ積み上
げて、積み上げた最終段のオアゲートの出力により検出
できるように構成したものである。
本発明はデータ通信における送信局と受信局のデータの
同期に関するものであって、受信局は、送信局からのデ
ータ中に挿入された一定パターンの同期符号を比較検出
して送信局と同期をとる同期符号検出回路を具えるが、
同期符号検出回路としては簡単な回路で構成され高速デ
ータに対応できることが望まれている。
同期に関するものであって、受信局は、送信局からのデ
ータ中に挿入された一定パターンの同期符号を比較検出
して送信局と同期をとる同期符号検出回路を具えるが、
同期符号検出回路としては簡単な回路で構成され高速デ
ータに対応できることが望まれている。
送信局から送信され各受信局で受信される受信符号列は
、例えば第５図に示す如く、各受信局向けのデータＡｌ
、Ｄｌ；Ａ２，０２；−・Ａ８．Ｄ８の先頭に、送信開
始を伝えるプリアンプル符号ＰＡと例えば３２ビツト長
の同期符号ＳＣが置かれるフォーマットをもつ。
、例えば第５図に示す如く、各受信局向けのデータＡｌ
、Ｄｌ；Ａ２，０２；−・Ａ８．Ｄ８の先頭に、送信開
始を伝えるプリアンプル符号ＰＡと例えば３２ビツト長
の同期符号ＳＣが置かれるフォーマットをもつ。
各受信局に具えられる従来の同期符号検出回路は、第４
図に示す如く、受信データの各符号を、送信局で挿入し
たと同じ一定パターンの参照用同期符号とクロック発生
器４０の発生する各クロック毎に比較器１０で比較し符
号の不一致数をカウンタ２０で計数し、その計数値を比
較器３０で許容数ｎと比較して許容数ｎ以下であれば同
期符号であると判定し、許容数ｎ以上であれば同期符号
ではないと判定する方法をとっている。
図に示す如く、受信データの各符号を、送信局で挿入し
たと同じ一定パターンの参照用同期符号とクロック発生
器４０の発生する各クロック毎に比較器１０で比較し符
号の不一致数をカウンタ２０で計数し、その計数値を比
較器３０で許容数ｎと比較して許容数ｎ以下であれば同
期符号であると判定し、許容数ｎ以上であれば同期符号
ではないと判定する方法をとっている。
すなわち、従来の同期符号検出回路は、受信データの符
号と所定パターンの同期符号との不一致をクロック毎に
比較して検出するため、複雑な制御クロック信号を発生
するクロック発生器４０を必要とし、又検出のための比
較の回数が多くなり検出に要する時間が大きくなるので
、高速データに対応することが困難となるという問題が
ある。
号と所定パターンの同期符号との不一致をクロック毎に
比較して検出するため、複雑な制御クロック信号を発生
するクロック発生器４０を必要とし、又検出のための比
較の回数が多くなり検出に要する時間が大きくなるので
、高速データに対応することが困難となるという問題が
ある。
この問題は、カウンタを使用せずゲート回路のみで構成
する本発明の同期符号検出回路によって解決される。
する本発明の同期符号検出回路によって解決される。
本発明の同期符号検出回路の構成を示す第１図の原理図
において、 １は、受信符号を同期符号の符号数Ｎに等しい数Ｎの並
列符号に変換する直並列変換器、２は、該直並列変換器
１の出力の並列符号Ｎと前記同期符号と同じパターンの
Ｎ個の参照符号との不一致を各符号毎に検出する不一致
検出回路、３は、該不一致検出回路２の符号Ｎの検出出
力（Ｖ（Ｎ））と該符号Ｎの前の符号（Ｎ−１）の検出
出力（Ｖ（Ｎ−１））の積算値を加算して出力する加算
ゲート、４は、前記不一致検出回路２の符号Ｎの検出出
力（Ｖ（Ｎ））と該符号（Ｎ）の前の符号（Ｎ−１）の
加算ゲート３の出力を、同期符号検出に許容される符号
不一致数より１だけ多い段数ｎだけ積算して符号の不一
致数を桁上げする積算ゲートである。
において、 １は、受信符号を同期符号の符号数Ｎに等しい数Ｎの並
列符号に変換する直並列変換器、２は、該直並列変換器
１の出力の並列符号Ｎと前記同期符号と同じパターンの
Ｎ個の参照符号との不一致を各符号毎に検出する不一致
検出回路、３は、該不一致検出回路２の符号Ｎの検出出
力（Ｖ（Ｎ））と該符号Ｎの前の符号（Ｎ−１）の検出
出力（Ｖ（Ｎ−１））の積算値を加算して出力する加算
ゲート、４は、前記不一致検出回路２の符号Ｎの検出出
力（Ｖ（Ｎ））と該符号（Ｎ）の前の符号（Ｎ−１）の
加算ゲート３の出力を、同期符号検出に許容される符号
不一致数より１だけ多い段数ｎだけ積算して符号の不一
致数を桁上げする積算ゲートである。
そして、積算ゲート４により積み上げられた最上段ｎの
加算ゲート３の出力により、一定パターンの同期符号を
一挙に検出する構成とする。
加算ゲート３の出力により、一定パターンの同期符号を
一挙に検出する構成とする。
直並列変換器１は、受信符号を同期符号の符号数Ｎに等
しい数Ｎの並列符号に変換して不一致検出回路２へ出力
する。
しい数Ｎの並列符号に変換して不一致検出回路２へ出力
する。
不一致検出回路２は、直並列変換器１の出力のＮ個の並
列符号と前記同期符号と同じパターンの与えられたＮ個
の符号との不一致を各符号毎に検出してその検出出力（
Ｖ（Ｎ））を該符号Ｎの加算ゲート３と積算ゲート４へ
出力する。
列符号と前記同期符号と同じパターンの与えられたＮ個
の符号との不一致を各符号毎に検出してその検出出力（
Ｖ（Ｎ））を該符号Ｎの加算ゲート３と積算ゲート４へ
出力する。
加算ゲート３は、不一致検出回路２の符号Ｎの検出出力
（Ｖ（Ｎ））と該符号（Ｎ）の前符号（Ｎ−１）の加算
ゲート３の出力を加算して出力するが、第１符号の加算
ゲートの場合は、前符号が無いので符号“０”と第１符
号の不一致検出回路２の検出出力ｖ１を加算し、検出出
力ｖ１が“１”の時は、その出力“１”を次の第２符号
の加算ゲート３、更に次の第３符号の加算ゲート３へと
出力し第Ｎ符号の加算ゲート３まで出力し第Ｎ符号の加
算ゲート３の出力を“１”として、不一致数１を検出す
る第１段、即ち第１桁の検出出力Ｘ１を“１”とする。
（Ｖ（Ｎ））と該符号（Ｎ）の前符号（Ｎ−１）の加算
ゲート３の出力を加算して出力するが、第１符号の加算
ゲートの場合は、前符号が無いので符号“０”と第１符
号の不一致検出回路２の検出出力ｖ１を加算し、検出出
力ｖ１が“１”の時は、その出力“１”を次の第２符号
の加算ゲート３、更に次の第３符号の加算ゲート３へと
出力し第Ｎ符号の加算ゲート３まで出力し第Ｎ符号の加
算ゲート３の出力を“１”として、不一致数１を検出す
る第１段、即ち第１桁の検出出力Ｘ１を“１”とする。
第２段以上の第ｎ段進の加算ゲート３は、前符号（Ｎ−
１）の加算ゲート３の出力と該符号Ｎの不一致検出回路
２の検出出力（Ｖ（Ｎ））を積算ゲート４で積算して桁
上げした不一致数を加算して段毎に出力Ｘ （ｎ）を出
力する。
１）の加算ゲート３の出力と該符号Ｎの不一致検出回路
２の検出出力（Ｖ（Ｎ））を積算ゲート４で積算して桁
上げした不一致数を加算して段毎に出力Ｘ （ｎ）を出
力する。
積算ゲート４は、不一致検出回路２の符号Ｎの検出出力
（Ｖ（Ｎ））と、前符号（Ｎ−１）の加算ゲート３の出
力を積算して符号の不一致数を積み上げ次桁へ桁上げす
るが、第１符号の積算ゲート４は、前符号が無いので、
符号“０”と第１符号の不一致検出回路２の検出出力ｖ
１を積算し、該検出出力Ｖｌが“１”であっても、常に
第２桁への積算出力は“０”となる。つまり第１符号の
積算ゲート４は常に開かず、従って第２桁およびそれ以
上の桁への不一致数の積み上げも行われない。従って第
１符号の加算ゲート３は、第１段の加算ゲート３だけが
不一致検出回路２の検出出力ｖ１が“１”の時、符号“
１”を出力し、他の段の加算ゲート３は符号“０”を出
力する。
（Ｖ（Ｎ））と、前符号（Ｎ−１）の加算ゲート３の出
力を積算して符号の不一致数を積み上げ次桁へ桁上げす
るが、第１符号の積算ゲート４は、前符号が無いので、
符号“０”と第１符号の不一致検出回路２の検出出力ｖ
１を積算し、該検出出力Ｖｌが“１”であっても、常に
第２桁への積算出力は“０”となる。つまり第１符号の
積算ゲート４は常に開かず、従って第２桁およびそれ以
上の桁への不一致数の積み上げも行われない。従って第
１符号の加算ゲート３は、第１段の加算ゲート３だけが
不一致検出回路２の検出出力ｖ１が“１”の時、符号“
１”を出力し、他の段の加算ゲート３は符号“０”を出
力する。
第２段以上の積算ゲート４では、前符号（Ｎ〜１）の加
算ゲート３の出力が“１”で該符号Ｎの不一致検出の検
出出力（Ｖ（Ｎ））が“１”の場合は、積算出力が“１
”となり上段への桁上げが行われる。
算ゲート３の出力が“１”で該符号Ｎの不一致検出の検
出出力（Ｖ（Ｎ））が“１”の場合は、積算出力が“１
”となり上段への桁上げが行われる。
以上の加算ゲート３と積算ゲート４のゲート処理と同様
の符号処理が、符号数Ｎの同期符号の各符号について行
われる。
の符号処理が、符号数Ｎの同期符号の各符号について行
われる。
そして、同期符号の各符号の不一致検出回路２において
検出動作が行われ、符号不一致数がｎ段だけ積み上げら
れ、最上段ｎの加算ゲート３の出力Ｘ（ｎ） が“１
”になると、符号不一致数ｎが同期符号検出に予め定め
られる不一致数の許容数（ｎ−１）を越えて同期符号の
検出不能を確定する。
検出動作が行われ、符号不一致数がｎ段だけ積み上げら
れ、最上段ｎの加算ゲート３の出力Ｘ（ｎ） が“１
”になると、符号不一致数ｎが同期符号検出に予め定め
られる不一致数の許容数（ｎ−１）を越えて同期符号の
検出不能を確定する。
以上、本発明の同期符号検出回路は、同期符号の符号数
Ｎと該同期符号の検出に許容される符号不一致数（ｎ−
１）より定まる数ｎとの積Ｎｎ個の加算ゲート３と、同
期符号の符号数Ｎと該同期符号の検出に許容される符号
不一致数（ｎ−１）との積Ｎ（ｎ−１）個の積算ゲート
４のゲート動作により、最上段ｎの加算ゲート３の出力
ＸＣｎ）が出力することにより、受信符号列を直並列変
換器１で変換したＮ個の並列符号から、−挙に一定パタ
ーンの同期符号を検出するので、同期符号検出回路の回
路構成は簡単となり、検出のための時間も短くてすむの
で、高速データに対応できるようになって問題は解決さ
れる。
Ｎと該同期符号の検出に許容される符号不一致数（ｎ−
１）より定まる数ｎとの積Ｎｎ個の加算ゲート３と、同
期符号の符号数Ｎと該同期符号の検出に許容される符号
不一致数（ｎ−１）との積Ｎ（ｎ−１）個の積算ゲート
４のゲート動作により、最上段ｎの加算ゲート３の出力
ＸＣｎ）が出力することにより、受信符号列を直並列変
換器１で変換したＮ個の並列符号から、−挙に一定パタ
ーンの同期符号を検出するので、同期符号検出回路の回
路構成は簡単となり、検出のための時間も短くてすむの
で、高速データに対応できるようになって問題は解決さ
れる。
第２図は本発明の実施例の同期符号検出回路の構成を示
すブロック図であり、説明を簡単にするため、同期符号
長が４であって検出に許容される符号不一致数が２の場
合の実施例である。
すブロック図であり、説明を簡単にするため、同期符号
長が４であって検出に許容される符号不一致数が２の場
合の実施例である。
第２図のブロック図において、直並列変換器１は４ビツ
トのシフトレジスタ１１で構成され、受信符号を入力し
て４列の並列符号ＤＩ 、 Ｄ２． Ｄ３． Ｄ４に変
換して不一致検出回路２へ出力する。
トのシフトレジスタ１１で構成され、受信符号を入力し
て４列の並列符号ＤＩ 、 Ｄ２． Ｄ３． Ｄ４に変
換して不一致検出回路２へ出力する。
不一致検出回路２は、４個の排他的論理和ゲー） ノＥ
Ｘ−ＯＲ２１，ＥＸ−ＯＲ２２，ＥＸ−ＯＲ２３，ＥＸ
−ＯＲ２４で構成され、４ビツト・シフトレジスタ１１
の出力の４個の並列符号ＤＩ、Ｄ２．Ｄ３，０４と同期
符号設定スイッチ１００により与えられる受信符号の同
期符号と同じパターンの４個の符号Ｒ１，Ｒ２，Ｒ３，
Ｒ４、例えば“ｌ。
Ｘ−ＯＲ２１，ＥＸ−ＯＲ２２，ＥＸ−ＯＲ２３，ＥＸ
−ＯＲ２４で構成され、４ビツト・シフトレジスタ１１
の出力の４個の並列符号ＤＩ、Ｄ２．Ｄ３，０４と同期
符号設定スイッチ１００により与えられる受信符号の同
期符号と同じパターンの４個の符号Ｒ１，Ｒ２，Ｒ３，
Ｒ４、例えば“ｌ。
１．０．１”との不一致を各符号毎に検出してその検出
出力Ｖｌ 、 Ｖ２． Ｖ３． Ｖ４を加算出力ゲート
３と積算出力ゲート４へ出力する。
出力Ｖｌ 、 Ｖ２． Ｖ３． Ｖ４を加算出力ゲート
３と積算出力ゲート４へ出力する。
加算出力ゲート３は、第１符号ＤＩに対するオアゲート
ＯＲ３１１，ＯＲ３１２，ＯＲ３１３と第２符号Ｄ２に
対するオアゲートＯＲ３２１，ＯＲ３２２，ＯＲ３２３
と第３符号Ｄ３に対するオアゲートＯＲ３３１，ＯＲ３
３２，ＯＲ３３３と第４符号Ｄ４に対するオアゲートＯ
Ｒ３４１，ＯＲ３４２゜ＯＲ３４３とで構成され、例え
ば、第２符号Ｄ２のオアゲートＯＲ３２１，ＯＲ３２２
，ＯＲ３２３は、オアゲートＯＲ３２１が、第２符号Ｄ
２の不一致検出回路２のＥＸ−ＯＲ２２の検出出力ｖ２
と該符号Ｄ２の前の第１符号ＤＩの加算ゲート３１１の
出力を加算し、オアゲート０Ｒ３２２が、第２符号Ｄ２
の積算ゲートＡＮＤ ４２１の出力と前の第１符号ＤＩ
の加算ゲート３１２の出力を加算し、オアゲートＯＲ３
２３が、第２符号Ｄ２の積算ゲー）ＡＮＤ ４２２の出
力と前の第１符号Ｄ１の加算ゲート３１３の出力を加算
して第３符号Ｄ３の処理ゲートへ出力するが、第１符号
ＤＩの加算ゲートＯＲ３１１は、前符号の検出出力が無
いので相当する符号“Ｏ”と第１符号Ｄ１の不一致検出
回路２のＥＸ−ＯＲ２１の検出出力ｖ１を加算し、該検
出出力ｖ１が“１′の時、その加算出力“１”を次の第
２符号、第３符号、第４符号の処理ゲートへ出力し加算
ゲート３の第１段のオアゲートＯＲ３１１，ＯＲ３２１
，ＯＲ３３１，ＯＲ３４１の出力を総て“ｌ”とする。
ＯＲ３１１，ＯＲ３１２，ＯＲ３１３と第２符号Ｄ２に
対するオアゲートＯＲ３２１，ＯＲ３２２，ＯＲ３２３
と第３符号Ｄ３に対するオアゲートＯＲ３３１，ＯＲ３
３２，ＯＲ３３３と第４符号Ｄ４に対するオアゲートＯ
Ｒ３４１，ＯＲ３４２゜ＯＲ３４３とで構成され、例え
ば、第２符号Ｄ２のオアゲートＯＲ３２１，ＯＲ３２２
，ＯＲ３２３は、オアゲートＯＲ３２１が、第２符号Ｄ
２の不一致検出回路２のＥＸ−ＯＲ２２の検出出力ｖ２
と該符号Ｄ２の前の第１符号ＤＩの加算ゲート３１１の
出力を加算し、オアゲート０Ｒ３２２が、第２符号Ｄ２
の積算ゲートＡＮＤ ４２１の出力と前の第１符号ＤＩ
の加算ゲート３１２の出力を加算し、オアゲートＯＲ３
２３が、第２符号Ｄ２の積算ゲー）ＡＮＤ ４２２の出
力と前の第１符号Ｄ１の加算ゲート３１３の出力を加算
して第３符号Ｄ３の処理ゲートへ出力するが、第１符号
ＤＩの加算ゲートＯＲ３１１は、前符号の検出出力が無
いので相当する符号“Ｏ”と第１符号Ｄ１の不一致検出
回路２のＥＸ−ＯＲ２１の検出出力ｖ１を加算し、該検
出出力ｖ１が“１′の時、その加算出力“１”を次の第
２符号、第３符号、第４符号の処理ゲートへ出力し加算
ゲート３の第１段のオアゲートＯＲ３１１，ＯＲ３２１
，ＯＲ３３１，ＯＲ３４１の出力を総て“ｌ”とする。
積算出力ゲート４は、第１符号Ｄ１に対するアンドゲー
トＡＮＤ ４１Ｌ ＡＮＤ ４１２と第２符号Ｄ２に対
するアンドゲートＡＮＤ ４２１． ＡＮＤ４２２と第
３符号Ｄ３に対するアンドゲートＡＮＤ ４３１． Ａ
ＮＤ ４３２と第４符号Ｄ４に対するアンドゲートＡＮ
Ｄ ４４Ｌ ＡＮＤ ４４２とで構成され、例えば、第
２符号Ｄ２のアントゲート ＡＮＤ ４２Ｌ ＡＮＤ
４２２は、アントゲート ＡＮＤ ４２１が第２符号Ｄ
２の不一致検出回路２のＥＸ−ＯＲ２２の検出出力ｖ２
と前符号Ｄ１のオアゲート０Ｒ−３１１の出力“１”と
を積算して符号の不一致数を次の第２桁へ積上げるが、
第１符号Ｄ１のアントゲート ＡＮＤ ４１１は、前符
号の検出出力が無いので相当する符号“０”と第１符号
の不一致検出回路２のＥＸ−ＯＲ２１の検出出力ｖ１を
積算するので、検出出力ｖ１が符号“１″であっても、
アンドゲートＡＮＤ ４１１の積算出力は“０”となる
。つまり第１符号Ｄ１の処理ゲート内の第２段への積算
ゲー） ＡＮＤ ４１１は開かず、不一致数の積み上げ
は行われない。従って第２段以上の第３段の積算ゲート
ＡＮＤ ４１２への不一致数の積み上げも行われない。
トＡＮＤ ４１Ｌ ＡＮＤ ４１２と第２符号Ｄ２に対
するアンドゲートＡＮＤ ４２１． ＡＮＤ４２２と第
３符号Ｄ３に対するアンドゲートＡＮＤ ４３１． Ａ
ＮＤ ４３２と第４符号Ｄ４に対するアンドゲートＡＮ
Ｄ ４４Ｌ ＡＮＤ ４４２とで構成され、例えば、第
２符号Ｄ２のアントゲート ＡＮＤ ４２Ｌ ＡＮＤ
４２２は、アントゲート ＡＮＤ ４２１が第２符号Ｄ
２の不一致検出回路２のＥＸ−ＯＲ２２の検出出力ｖ２
と前符号Ｄ１のオアゲート０Ｒ−３１１の出力“１”と
を積算して符号の不一致数を次の第２桁へ積上げるが、
第１符号Ｄ１のアントゲート ＡＮＤ ４１１は、前符
号の検出出力が無いので相当する符号“０”と第１符号
の不一致検出回路２のＥＸ−ＯＲ２１の検出出力ｖ１を
積算するので、検出出力ｖ１が符号“１″であっても、
アンドゲートＡＮＤ ４１１の積算出力は“０”となる
。つまり第１符号Ｄ１の処理ゲート内の第２段への積算
ゲー） ＡＮＤ ４１１は開かず、不一致数の積み上げ
は行われない。従って第２段以上の第３段の積算ゲート
ＡＮＤ ４１２への不一致数の積み上げも行われない。
従って第１符号の処理ゲートの出力は、不一致検出回路
２のＩＥＸ−ＯＲ２１の検出出力ｖ１が符号“ｌ”を出
力する場合、第１段のオアゲー）ＯＲ３１１だけが符号
“１”を出力し、他の段のオアゲー）ＯＲ３１２゜ＯＲ
３１３は符号“０′を出力する。
２のＩＥＸ−ＯＲ２１の検出出力ｖ１が符号“ｌ”を出
力する場合、第１段のオアゲー）ＯＲ３１１だけが符号
“１”を出力し、他の段のオアゲー）ＯＲ３１２゜ＯＲ
３１３は符号“０′を出力する。
以上のゲート処理は、４ビツト・シフトレジスタ１１の
出力の４個の同期符号Ｄｉ 、 Ｄ２． Ｄ３． Ｄ４
の各符号について同様に行われる。
出力の４個の同期符号Ｄｉ 、 Ｄ２． Ｄ３． Ｄ４
の各符号について同様に行われる。
即ち、同期符号の符号数４に等しい４個の受信符号Ｄｉ
、Ｄ２．Ｄ３．Ｄ４に対して不一致検出回路２の各符号
のＥＸ−ＯＲにおいて不一致が検出されると、先ず各符
号Ｄ１〜Ｄ４の第１桁の加算ゲート３１１〜３４１の出
力Ｘ１が“１”となり、次に各符号Ｄ２〜Ｄ４の第２桁
への積算ゲート４２１〜４４１が開いて第１桁の不一致
数を第２桁へ積み上げ、符号Ｄ２〜Ｄ４の第２桁の加算
ゲート３１２〜３４２の出力Ｘ２が“１″ となり、次
に最上段の第３段への積算ゲー１−４３２，４４２が開
いて第１段と第２段の不一致数を積み上げ、第３段の加
算ゲート３３３，３４３の出力ｘ３が“１”となるとい
った順で順次各段の加算ゲートの出力を“１”として行
くから最上段３の第４符号の加算ゲート３４３の出力Ｘ
３は、第１段から第３段まで総ての段の加算ゲートの出
力ＸＬＸ２．Ｘ３をこの順で符号“１″にして、出力Ｘ
３が符号“１”を出力する時に、同期符号検出の符号不
一致の許容数２を越え、同期符号検出の不能が確定する
。
、Ｄ２．Ｄ３．Ｄ４に対して不一致検出回路２の各符号
のＥＸ−ＯＲにおいて不一致が検出されると、先ず各符
号Ｄ１〜Ｄ４の第１桁の加算ゲート３１１〜３４１の出
力Ｘ１が“１”となり、次に各符号Ｄ２〜Ｄ４の第２桁
への積算ゲート４２１〜４４１が開いて第１桁の不一致
数を第２桁へ積み上げ、符号Ｄ２〜Ｄ４の第２桁の加算
ゲート３１２〜３４２の出力Ｘ２が“１″ となり、次
に最上段の第３段への積算ゲー１−４３２，４４２が開
いて第１段と第２段の不一致数を積み上げ、第３段の加
算ゲート３３３，３４３の出力ｘ３が“１”となるとい
った順で順次各段の加算ゲートの出力を“１”として行
くから最上段３の第４符号の加算ゲート３４３の出力Ｘ
３は、第１段から第３段まで総ての段の加算ゲートの出
力ＸＬＸ２．Ｘ３をこの順で符号“１″にして、出力Ｘ
３が符号“１”を出力する時に、同期符号検出の符号不
一致の許容数２を越え、同期符号検出の不能が確定する
。
第３図の本実施例の動作を説明するためのデータ表は、
シフトレジスタ１１の出力の４個の受信符号Ｄｉ 、
Ｄ２． Ｄ３． Ｄ４が■から［相］まで変化したとき
の、同期符号設定スイッチ１００が設定した同期符号Ｒ
１゜Ｒ２，Ｒ３，Ｒ４のパターン“１１０１”に対する
符号不一致許容数２の場合の検出出力Ｘ３．Ｘ２．ＸＩ
を示したもので、最上段の第３段の加算ゲー）ＯＲ３４
３の出力Ｘ３が“１”を出力する時が、符号の不一致数
が許容数２を越えて３又は４となる場合であることが判
る。
シフトレジスタ１１の出力の４個の受信符号Ｄｉ 、
Ｄ２． Ｄ３． Ｄ４が■から［相］まで変化したとき
の、同期符号設定スイッチ１００が設定した同期符号Ｒ
１゜Ｒ２，Ｒ３，Ｒ４のパターン“１１０１”に対する
符号不一致許容数２の場合の検出出力Ｘ３．Ｘ２．ＸＩ
を示したもので、最上段の第３段の加算ゲー）ＯＲ３４
３の出力Ｘ３が“１”を出力する時が、符号の不一致数
が許容数２を越えて３又は４となる場合であることが判
る。
即ち不一致数を符号不一致の許容数２に等しい２段だけ
積み上げ桁上げした第３段即ち第３桁の加算ゲート０Ｒ
３４３の出力Ｘ３の符号により同期符号の検出が出来る
ことが判る。
積み上げ桁上げした第３段即ち第３桁の加算ゲート０Ｒ
３４３の出力Ｘ３の符号により同期符号の検出が出来る
ことが判る。
以上、本実施例の同期符号検出回路は、同期符号の符号
数Ｎの４と該同期符号の検出に許容される符号不一致数
（ｎ−１）の２より定まる数ｎの３との積Ｎｎ個の４×
３個の加算出力ゲート３と、同期符号の符号数Ｎと該同
期符号の検出に許容される符号不一致数（ｎ−１）との
積Ｎ （ｎ−１）個の４ｘ２個の積算出力ゲート４のゲ
ート動作により、受信符号列から一挙に一定パターンの
同期符号を検出する。
数Ｎの４と該同期符号の検出に許容される符号不一致数
（ｎ−１）の２より定まる数ｎの３との積Ｎｎ個の４×
３個の加算出力ゲート３と、同期符号の符号数Ｎと該同
期符号の検出に許容される符号不一致数（ｎ−１）との
積Ｎ （ｎ−１）個の４ｘ２個の積算出力ゲート４のゲ
ート動作により、受信符号列から一挙に一定パターンの
同期符号を検出する。
同期符号の符号数Ｎや不一致許容数（ｎ−１）が変れば
、その数に従って同じ加算ゲートと積算ゲートを増減す
ればよいので、回路構成は簡単であり、検出のための比
較動作はシフトレジスタ１１で変換した並列符号Ｎに対
して同時に行われるので、検出時間は大幅に短縮されて
高速データにも対応できるので問題は無い。
、その数に従って同じ加算ゲートと積算ゲートを増減す
ればよいので、回路構成は簡単であり、検出のための比
較動作はシフトレジスタ１１で変換した並列符号Ｎに対
して同時に行われるので、検出時間は大幅に短縮されて
高速データにも対応できるので問題は無い。
以上説明した如く、本発明によれば、同期符号の符号数
や符号不一致の許容数に従って同じ加算ゲートと積算ゲ
ートを増減すればよいので、同期符号検出回路の回路構
成が簡単化され、比較検出がシフトレジスタで変換した
並列符号Ｎに対して同時に行われるので検出時間が短縮
され高速データにも対応できる効果が得られる。
や符号不一致の許容数に従って同じ加算ゲートと積算ゲ
ートを増減すればよいので、同期符号検出回路の回路構
成が簡単化され、比較検出がシフトレジスタで変換した
並列符号Ｎに対して同時に行われるので検出時間が短縮
され高速データにも対応できる効果が得られる。
第１図は本発明の同期符号検出回路の構成を示す原理図
、 第２図は本発明の実施例の同期符号検出回路の構成を示
すブロック図、 第３図は本発明の実施例の同期符号検出回路の動作を説
明するためのデータ表、 第４図は従来の同期符号検出回路のブロック図、第５図
は従来の同期符号検出回路の動作を説明するための受信
符号列のフォーマットである。 図において、 １は、直並列変換器、 １１は４ビツト・シフトレジスタ、 ２は、不一致検出回路、 ２１．２２，２３．２４は排他的論理和ゲー） ＩＥＸ
−ＯＲ１３は、加算ゲート、 ３１１〜３４Ｌ３１２〜３４２，３１３〜３４３はオア
ゲートＯｆ？、 ４は、積算ゲート、 ４１１．４１２．４２Ｌ４２２．４３１，４３２．４４
１．４４２はアンドゲート八ＮＤ、 １００は、同期符号設定スイッチである。 符号正−に許容Ｓ２ 予 ３ 口 Φ）Ｑ
、 第２図は本発明の実施例の同期符号検出回路の構成を示
すブロック図、 第３図は本発明の実施例の同期符号検出回路の動作を説
明するためのデータ表、 第４図は従来の同期符号検出回路のブロック図、第５図
は従来の同期符号検出回路の動作を説明するための受信
符号列のフォーマットである。 図において、 １は、直並列変換器、 １１は４ビツト・シフトレジスタ、 ２は、不一致検出回路、 ２１．２２，２３．２４は排他的論理和ゲー） ＩＥＸ
−ＯＲ１３は、加算ゲート、 ３１１〜３４Ｌ３１２〜３４２，３１３〜３４３はオア
ゲートＯｆ？、 ４は、積算ゲート、 ４１１．４１２．４２Ｌ４２２．４３１，４３２．４４
１．４４２はアンドゲート八ＮＤ、 １００は、同期符号設定スイッチである。 符号正−に許容Ｓ２ 予 ３ 口 Φ）Ｑ
Claims (1)
- 【特許請求の範囲】 受信符号列から一定パターンの同期符号を検出する同期
符号検出回路であって、 受信符号を前記同期符号の符号数（Ｎ）に等しい数Ｎの
並列符号に変換する直並列変換器（１）と、該直並列変
換器（１）の出力の並列符号と前記同期符号と同一パタ
ーンの参照符号（１００）との不一致を各符号毎に検出
する不一致検出回路（２）と、該不一致検出回路（２）
のある時刻に受信した符号の不一致検出出力と該符号の
前の符号の検出出力の積算値を加算して出力する加算ゲ
ート（３）と、該不一致検出回路（２）のある時刻に受
信した符号の不一致検出出力と該符号の前の符号の加算
ゲート（３）の出力を、同期符号の検出に許容される符
号不一致数（ｎ−１）に等しい段数だけ積算して符号の
不一致数を積上げる積算ゲート（４）を設け、該積算ゲ
ート（４）により積み上げられた最上段（ｎ）の加算ゲ
ート（３）の出力（Ｘｎ）により一定パターンの同期符
号を検出することを特徴とした同期符号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013112A JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013112A JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189250A true JPH01189250A (ja) | 1989-07-28 |
| JP2573010B2 JP2573010B2 (ja) | 1997-01-16 |
Family
ID=11824073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013112A Expired - Lifetime JP2573010B2 (ja) | 1988-01-22 | 1988-01-22 | 同期符号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
-
1988
- 1988-01-22 JP JP63013112A patent/JP2573010B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573010B2 (ja) | 1997-01-16 |
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