JPH05316091A

JPH05316091A - 同期検出回路

Info

Publication number: JPH05316091A
Application number: JP4113854A
Authority: JP
Inventors: Osamu Watanabe; 修渡辺
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-07
Filing date: 1992-05-07
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】例えば、移動体通信に使用する同期検出回路
に関し、Lsi 化に適した回路の提供を図ることを目的と
する。【構成】入力した受信データと予め設定した同期パタ
ーンとの一致／不一致をビット単位に比較してｎ系列の
比較結果を送出する比較手段３と、ｎ段の加算部分で構
成されており、各加算部分は、前段加算部分から送出さ
れた該前段加算部分までの累積不一致数に、対応する系
列の不一致数を加算して次段加算部分に送出することに
より、最終段加算部分は入力したｎビットの受信データ
のパターンと該同期パターンとの累積不一致数を送出す
る加算手段４と、該加算手段から送出した不一致数が、
設定した誤り許容数よりも小さい時、同期判定結果を送
出する判定手段５を有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、移動体通信に
使用する同期検出回路に関するものである。無線通信、
特に移動体通信においては周波数の有効利用、高効率化
の為、音声信号のデイジタル化、TDMA方式、データの高
速化が進められている。また、無線回線での品質がある
程度、低下しても検波技術や誤り訂正技術の進歩によ
り、データ再生が可能となってきている。

【０００２】これに伴い、誤り許容数を可変にして、通
信状態によらず高速に、しかも容易に同期検出が行なえ
る同期検出回路が要望されている。一方、装置の小型、
軽量化に対応して回路のLsi 化が進められているので、
上記の同期検出回路もLsi 化に適したものにすることが
必要である。

【０００３】

【従来の技術】図４は第１の従来例の構成図、図５は第
２の従来例の構成図である。以下、図４，図５の動作を
説明する。

【０００４】先ず、図４において、受信データが、受信
再生クロックにより、１ビットずつシフトしながらｎ段
のシフトレジスタ11に格納されるが、シフトレジスタの
状態パターンをアドレスとしてメモリモリ( 例えば、RO
M)12に印加する。

【０００５】メモリ内には、アドレスに対応して誤り許
容数を考慮した同期判定結果のパターン（１ビット構
成）が書き込まれている。例えば、印加される可能性の
ある全てのアドレスに対して、同期状態であれば１、非
同期状態なら０が書き込まれているので、アドレスが与
えられるとメモリから１または０が読み出され、同期／
非同期が直ちに判る。

【０００６】ここで、同期パターンをｎビットとする
と、受信される同期パターンの組合せは２ⁿ個存在する
ことになり、メモリ容量も２ⁿバイト必要となるが、ビ
ット数が多くなると、メモリ容量が非常に大きくなる。

【０００７】更に、メモリに書き込む同期判定パターン
は誤り許容数を考慮しなければならないのでパターンが
複雑になる。次に、図５において、ｎ段レジスタ22には
正規の同期パターンが格納されていているので、それぞ
れのレジスタの状態が、一致/ 不一致検出回路23を構成
するｎ個のEX-OR ゲートの対応するEX-OR ゲートに加え
られている。

【０００８】また、受信再生クロックを用いて、受信デ
ータがｎ段のシフトレジスタ21に格納されているので、
それぞれのレジスタの状態が、対応するEX-OR ゲートに
加えられている。

【０００９】即ち、一致/ 不一致検出回路23を構成する
ｎ個のEX-OR ゲートには、正規の同期パターンと受信デ
ータｎビットのパターンが加えられているので、これら
のゲートでビット単位に一致/ 不一致を検出し、検出結
果をセレクタ24出力する。ここで、一致出力は０、不一
致出力は１とする。

【００１０】さて、高速クロックは受信再生クロックの
ｎ倍の速度を持ち、カウンタ25はこの高速クロックをカ
ウントし、カウント値をセレクト制御信号にしてセレク
タ24に加える。

【００１１】そこで、セレクタ24は、次の受信再生クロ
ックがｎ段のシフトレジスタ21に印加するまでの間に、
EX-OR ゲートの出力を順次、セレクトして加算器26に加
えるので、加算器は印加される“１”を加算して、ｎビ
ットの受信データ中の不一致数を求め比較器27に送出す
る。

【００１２】比較器には、レジスタ28を介して設定され
た誤り許容数が印加しているので、不一致数が誤り許容
量よりも小さい時には同期検出を示す出力を送出する。
ここで、上記の様に、受信再生クロックの１クロック間
に同期検出結果を得る為には、受信クロックに同期した
高速クロックが必要となる。つまり、同期パターンがｎ
ビット構成の場合には、受信再生クロックのｎ倍の高速
クロックが必要であり、同期パターンのビット数が多く
なるにつれて、高速の位相同期回路が必要となる。

【００１３】

【発明が解決しようとする課題】上記の様に、図４の場
合、同期パターンのビット数がｎの時は２ⁿバイトのメ
モリ容量が必要である。つまり、８ビットの同期パター
ンの時は256 バイトで済むが、16ビットの時は64K バイ
ト, 32ビットの時は４G バイトが必要になってしまう。
更に、誤り許容数を可変にする場合を考えると、これら
のメモリ容量に誤り許容数の組合せを掛けたバイト数だ
けのメモリ容量が必要となり、実現が困難である。

【００１４】なお、デイジタル移動体通信の場合、同期
パターンは20ビット, 32ビットの２種類あり、誤り許容
値は０〜６可変の組合せが存在する。図５の場合は、受
信データと正規の同期パターンとの一致／不一致検出の
後、不一致数を高速クロックで計数する為、誤り許容数
の可変には対応できるが、受信再生クロックに同期した
高速クロックが必要になる。

【００１５】デイジタル移動体通信の場合、遅延検波に
より42KHz の受信再生クロックを使用している為、42KH
z クロックに同期したｎ倍( 実際にはｎ=32 の1.344MH
z) のクロックを生成しなければならない。

【００１６】この為、PLL 回路が必要となるが、この回
路はアナログ回路の為に同期検出回路のLsi 化が困難で
あると云う問題がある。本発明はLsi 化に適した回路の
提供を図ることを目的とする。

【００１７】

【課題を解決するための手段】図１は本発明の原理構成
図である。図中、３は入力した受信データと設定したｎ
ビット同期パターンとの一致／不一致をビット単位に比
較してｎ系列の比較結果を送出する比較手段である。

【００１８】また、４はｎ段の加算部分で構成されてお
り、各加算部分が、前段加算部分から送出された該前段
加算部分までの不一致数に、対応する系列の比較結果を
加算して次段加算部分に送出することにより、最終段加
算部分から入力した受信データのパターンと該ｎビット
の同期パターンとの不一致数を送出する加算手段、５は
該加算手段から送出した不一致数が、設定した誤り許容
数よりも小さい時、同期判定結果を送出する判定手段で
ある。

【００１９】

【作用】本発明は図１に示す様に、ｎビットの同期パタ
ーンの各ビット毎に比較部分と加算部分を設けるが、比
較部分は同期パターン中の設定された同期ビットと受信
データ中の設定された受信ビットとの比較を行い、加算
部分は多段接続する。

【００２０】そこで、各加算部分は前段加算部分から送
出された該前段加算部分までの不一致数に、対応する系
列の比較結果を加算して次段加算部分に送出するので、
最終段加算部分からは入力したｎビットの受信データ中
の不一致数を送出する様にした。

【００２１】この為、同期パターンのビット数が多くな
っても、加算部分をビット数だけ多段接続することによ
り、大容量メモリや高速クロックを使用することなしに
受信再生クロックのみで、しかも１ビット以内に同期判
定を行なうことができる。

【００２２】即ち、同期パターンのビット数に対応した
比較部分と加算部分を設け、加算部分を多段接続すれば
よいので、Lsi 化に適した同期検出回路を提供すること
ができる。

【００２３】

【実施例】図２は本発明の実施例の構成図、図３は図２
の動作説明図である。ここで、図３の左側の符号は図２
中の同じ符号の部分の波形を示す。また、全図を通じて
同一符号は同一対象物である。

【００２４】なお、フリップフロップ311, 321, 3n1, E
X-ORゲート312, 322, 3n2 は比較手段３の構成部分、加
算部分41, 42, 4nは加算手段４の構成部分、レジスタ5
1, 比較器52, フリップフロップ53は判定手段５の構成
部分を示す。

【００２５】以下、図３を参照して図２の動作を説明す
るが、図２は同期パターンが16ビットで、誤り許容数が
16よりも小さい場合である。先ず、図示しないCPU など
により、正規の同期パターンをレジスタ30に、誤り許容
数をレジスタ51に格納する。また、フリップフロップ31
1, 321, 3n1 で構成されたｎ段シフトレジスタには、再
生受信クロックが印加される度に、1 ビットシフトした
受信データが入力する( 図３- 〜参照) 。

【００２６】EX-OR ゲート312, 322, 3n2 には、上記の
ｎ段シフトレジスタの状態パターンと、レジスタ30に格
納された正規の同期パターンとの比較をビット単位に行
なうが、比較結果が一致の時は“０”，不一致の時は
“１”を対応する加算部分41に送出する。

【００２７】加算部分41は、EX-0R ゲート312 の出力が
“１”の時は端子SO-3から“１”を、“０”の時は
“０”を次段の加算部分42の端子AO-3に加える。加算部
分42は、前段加算部分41の出力に、対応するEX-OR ゲー
ト322 からの比較結果を加算して次段の加算部分に送出
する。

【００２８】これを繰り返すことにより、最終段の加算
部分4nの、端子AO-3には最終段の１つ前の段までの不一
致数が、端子BOにはEX-OR ゲート3n2 からの“０”，ま
たは“１”が加えられるので、これらの数が加算されて
端子SO-3と端子COから、ｎビットの受信データと同期パ
ターンの不一致数が出力されることになる。

【００２９】そして、比較器52は、加算部分4nから出力
された不一致数とレジスタ51からの誤り許容量とを比較
し、誤り許容数≧不一致数の時に“１”をフリップフロ
ップ53に出力する。そこで、フリップフロッフ53は受信
クロックに同期した同期判定パルスを送出する( 図３-
, 参照) 。

【００３０】上記の様に、本発明によれば、同期パター
ンのビット数に対応するメモリ容量に、誤り許容数を掛
けたバイト数の容量を持つメモリや高速クロックを必要
とせずに確実に同期検出を行なうことが可能になる。

【００３１】また、回路規模を増加せずに、誤り許容数
を通信シーケンスや通信状態に応じて可変にすることが
できるので、回路( 装置) の小形化、低消費電力化が図
られ、しかも、Lsi 化が容易にできる。

【００３２】

【発明の効果】以上詳細に説明した様に本発明によれ
ば、Lsi 化に適した回路の提供を図ることができると云
う効果がある。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の実施例の構成図である。

【図３】図２の動作説明図である。

【図４】第１の従来例の構成図である。

【図５】第２の従来例の構成図である。

【符号の説明】３比較手段４加算手段５判定手段

Claims

【特許請求の範囲】

【請求項１】入力した受信データと設定したｎビット
（ｎは正の整数）同期パターンとの一致／不一致をビッ
ト単位に比較してｎ系列の比較結果を送出する比較手段
(3) と、ｎ段の加算部分で構成されており、各加算部分が、前段加算部分から送出された該前段加算
部分までの不一致数に、対応する系列の比較結果を加算
して次段加算部分に送出することにより、最終段加算部
分から入力した受信データのパターンと該ｎビットの同
期パターンとの不一致数を送出する加算手段(4) と、該加算手段から送出した不一致数が、設定した誤り許容
数よりも小さい時、同期判定結果を送出する判定手段
(5) を有することを特徴とする同期検出回路。