JPS60227542A - ユニ−クワ−ド検出装置 - Google Patents
ユニ−クワ−ド検出装置Info
- Publication number
- JPS60227542A JPS60227542A JP59083414A JP8341484A JPS60227542A JP S60227542 A JPS60227542 A JP S60227542A JP 59083414 A JP59083414 A JP 59083414A JP 8341484 A JP8341484 A JP 8341484A JP S60227542 A JPS60227542 A JP S60227542A
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- JP
- Japan
- Prior art keywords
- unique word
- pattern
- circuit
- bit
- tolerance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はユニークワード検出装置、特に衛星通信システ
ム等を用いて受信した信号を復調し、該復調した受信デ
ータからデータの始まる時間基準等を指示するユニーク
ワード（以下ＵＷという）信号を検出する際に、任意長
のＵＷ倍信号よび任意のＵＷパターン等に合致させた検
出を可能とするユニークワード検出装置に関するもので
ある。
ム等を用いて受信した信号を復調し、該復調した受信デ
ータからデータの始まる時間基準等を指示するユニーク
ワード（以下ＵＷという）信号を検出する際に、任意長
のＵＷ倍信号よび任意のＵＷパターン等に合致させた検
出を可能とするユニークワード検出装置に関するもので
ある。
（技術の背景と問題点）
衛星通信システムを用いて所定のデータ等を受信するに
は、受信された信号中に含まれるＵＷ倍信号検出してデ
ータ等が送信開始される時間基準等を決定する必要があ
る。
は、受信された信号中に含まれるＵＷ倍信号検出してデ
ータ等が送信開始される時間基準等を決定する必要があ
る。
従来はＵＷ倍信号検出するのに例えば第１図あるいは第
２図に示すような構成を採用していた。
２図に示すような構成を採用していた。
第１図において、受信して復調した受信データ■をシフ
トレジスタ１に入力してシリアル信号をパラレル信号■
に変換する。該パラレル信号■とＵＷパターン発止器２
によって発生させた比較基準となるＬＩＷパターン■と
を排他的論理相同Ｂ３に入力して各ビット毎に排他的論
理和を演算する。
トレジスタ１に入力してシリアル信号をパラレル信号■
に変換する。該パラレル信号■とＵＷパターン発止器２
によって発生させた比較基準となるＬＩＷパターン■と
を排他的論理相同Ｂ３に入力して各ビット毎に排他的論
理和を演算する。
そして、各ビン）・に関しての夫々の演算結果を加算器
４に通知し、該加算器４は逐次前記ＵＷパターン■とパ
ラレル信号■との不一致ヒツトの数の総数をめる。該不
一致ピントの総数は比較器５に逐次通知され、トレラン
ス発生器６から通知されたシステムに与えられた許容誤
りビット数（以下トレランスという）と比較する。該比
較する際に前記不一致ピントの総数がトレランスよりも
小さい場合には、ＵＷ倍信号検出されたものとして所定
のＵＷ検出パルス■を送出する。このような従来の構成
では、比較基準となるＵＷパターン■のビット数および
パターン自体が一義的に定まり、咳Ｕ Ｗパターン■の
ビット数あるいは該ＵＷパターン自体が異なる衛星通信
システム等では当該ユニークワード検出装置を用いるこ
とが出来ないという問題点があった。
４に通知し、該加算器４は逐次前記ＵＷパターン■とパ
ラレル信号■との不一致ヒツトの数の総数をめる。該不
一致ピントの総数は比較器５に逐次通知され、トレラン
ス発生器６から通知されたシステムに与えられた許容誤
りビット数（以下トレランスという）と比較する。該比
較する際に前記不一致ピントの総数がトレランスよりも
小さい場合には、ＵＷ倍信号検出されたものとして所定
のＵＷ検出パルス■を送出する。このような従来の構成
では、比較基準となるＵＷパターン■のビット数および
パターン自体が一義的に定まり、咳Ｕ Ｗパターン■の
ビット数あるいは該ＵＷパターン自体が異なる衛星通信
システム等では当該ユニークワード検出装置を用いるこ
とが出来ないという問題点があった。
また、第２図に示すように、シフトレジスタ１を用いて
変換したパラレル信号■をアドレスとしてＲＯＭ７に入
力する。該ＲＯＭ７には、前もってあらゆる受信データ
■の組合わせに対処したデータが書き込まれており、前
記アドレスとして入力されたパラレル信号■が所定トレ
ランスよりも小さい場合にＵＷ倍信号検出された旨の通
知をＦＦ８に送出するように構成されている。そして、
該旨の通知を受けたＦＦ８はＵＷ検出パルス■を送出す
る。該構成では、短いビット数からなるＵＷ倍信号は対
しては簡単な回路構成によって検出することができる。
変換したパラレル信号■をアドレスとしてＲＯＭ７に入
力する。該ＲＯＭ７には、前もってあらゆる受信データ
■の組合わせに対処したデータが書き込まれており、前
記アドレスとして入力されたパラレル信号■が所定トレ
ランスよりも小さい場合にＵＷ倍信号検出された旨の通
知をＦＦ８に送出するように構成されている。そして、
該旨の通知を受けたＦＦ８はＵＷ検出パルス■を送出す
る。該構成では、短いビット数からなるＵＷ倍信号は対
しては簡単な回路構成によって検出することができる。
しかし、長いＵＷ倍信号対してはあらゆる受信データ■
に対処する組合からなるアドレスを準備すると共に、該
アドレスにより指定される位置に一致あるいは不一致か
らなるデータを前もって格納しておく必要があり、ＵＷ
倍信号ビット数が変化した場合に簡単に対処し難いと共
に、高速なＵＷ倍信号対しては前記ＲＯＭ８のアクセス
タイムが一般に遅いために該回路構成を採用し難いとい
う問題点があった。
に対処する組合からなるアドレスを準備すると共に、該
アドレスにより指定される位置に一致あるいは不一致か
らなるデータを前もって格納しておく必要があり、ＵＷ
倍信号ビット数が変化した場合に簡単に対処し難いと共
に、高速なＵＷ倍信号対しては前記ＲＯＭ８のアクセス
タイムが一般に遅いために該回路構成を採用し難いとい
う問題点があった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり、受
信データからＵＷ倍信号検出する際に、所望の値に設定
したＵＷパターンと前記受信データとの不一致ビットを
判別すると共に、前記ＵＷパターンが有効でないビット
に対応する判別結果のビット部分にマスクをかけた後に
不一致ビット数を加算し、該加算したビット数と所望の
値に設定したトレランスとを比較してＵＷ倍信号検出す
ることにより、受信データに含まれるＵＷ倍信号任意パ
ターンあるいは任意ビット長に対処した汎用性のある検
出を簡易な構成かつ高速に行うことにある。そのため、
本発明のユニークワード検出装置は、受信データからユ
ニークワードを検出すルユニークヮード検出装置におい
て、任意パターンからなるユニークワードを設定するユ
ニークワード設定手段と、該ユニークワード設定手段が
ら出力−されたユニークワードパターンの各ビットと前
記受信データの各ビットとの一致・不一致を検出する一
致・不一致検出手段と、該一致・不一致検出手段から出
力された各ビットに関する一致・不一致情報のうち前記
ユニークワード設定手段によって有為なユニークワード
パターンが設定されなかったビットに対してマスクする
マスク設定手段と、該マスク設定手段によって所定のマ
スクが行われた後の情報に基づいて一敗・不一致ビット
の数を加算する加算手段と、所定のトレランスを前もっ
て設定しておくトレランス設定手段と、前記加算手段に
よって加算されたビット数が前記トレランス設定手段か
ら出力されたトレランス範囲内にある場合にユニークワ
ード検出パルスを送出する比較手段とを備えることを特
徴としている。
信データからＵＷ倍信号検出する際に、所望の値に設定
したＵＷパターンと前記受信データとの不一致ビットを
判別すると共に、前記ＵＷパターンが有効でないビット
に対応する判別結果のビット部分にマスクをかけた後に
不一致ビット数を加算し、該加算したビット数と所望の
値に設定したトレランスとを比較してＵＷ倍信号検出す
ることにより、受信データに含まれるＵＷ倍信号任意パ
ターンあるいは任意ビット長に対処した汎用性のある検
出を簡易な構成かつ高速に行うことにある。そのため、
本発明のユニークワード検出装置は、受信データからユ
ニークワードを検出すルユニークヮード検出装置におい
て、任意パターンからなるユニークワードを設定するユ
ニークワード設定手段と、該ユニークワード設定手段が
ら出力−されたユニークワードパターンの各ビットと前
記受信データの各ビットとの一致・不一致を検出する一
致・不一致検出手段と、該一致・不一致検出手段から出
力された各ビットに関する一致・不一致情報のうち前記
ユニークワード設定手段によって有為なユニークワード
パターンが設定されなかったビットに対してマスクする
マスク設定手段と、該マスク設定手段によって所定のマ
スクが行われた後の情報に基づいて一敗・不一致ビット
の数を加算する加算手段と、所定のトレランスを前もっ
て設定しておくトレランス設定手段と、前記加算手段に
よって加算されたビット数が前記トレランス設定手段か
ら出力されたトレランス範囲内にある場合にユニークワ
ード検出パルスを送出する比較手段とを備えることを特
徴としている。
（発明の実施例）
以下図面を参照しつつ本発明の詳細な説明する。
第３図は本発明の１実施例構成図、第４図は本発明の他
の実施例構成図、第５図は第３図および第４図図示実施
例構成によって用いられる受信データ例を示す。
の実施例構成図、第５図は第３図および第４図図示実施
例構成によって用いられる受信データ例を示す。
図中、１はシフトレジスタ、３は排他的論理和回路、４
は加算器、５は比較器、９．９−１はＵＷパターン設定
回路、１０、ｌｏ−１はマスク回路、１１．１１−１は
ｕｗ長段設定回路１２．１２−１はトレランス設定回路
、１３は外部ＣＰＵを表す。
は加算器、５は比較器、９．９−１はＵＷパターン設定
回路、１０、ｌｏ−１はマスク回路、１１．１１−１は
ｕｗ長段設定回路１２．１２−１はトレランス設定回路
、１３は外部ＣＰＵを表す。
第３図において、シフトレジスタ１には例えば２相ＰＳ
Ｋ信号である場合、復調された１本のシリアルデータが
入力される。
Ｋ信号である場合、復調された１本のシリアルデータが
入力される。
８亥シフトレジスタ１を用いてシリアル・パラレル変換
したデータとＵＷパターン設定回路９がら出力した比較
基準となるＵＷパターンとを排他的論理和回路３に入力
する。該入力した両者の各ビット毎に排他的論理和を夫
々演算し、不一致ビットに対応するものについて夫々“
′１″の形で出力する。該出力した信号はマスク回路１
ｏ内の各アンド回路の一方の入力端子に夫々入力する。
したデータとＵＷパターン設定回路９がら出力した比較
基準となるＵＷパターンとを排他的論理和回路３に入力
する。該入力した両者の各ビット毎に排他的論理和を夫
々演算し、不一致ビットに対応するものについて夫々“
′１″の形で出力する。該出力した信号はマスク回路１
ｏ内の各アンド回路の一方の入力端子に夫々入力する。
他方の入力端子にはＵＷ長段設定回路１１ら出力した所
定のマスク信号、即ち前記ＵＷパターン設定回路９から
出力したＵＷパターンが有意でないビットに対してのみ
夫々“′０”を入力する。該゛′０”を入力したビット
については強制的に一致したものとして取り扱うことに
よって、前記ＵＷパターン設定回路９から出力された比
較基準となるべきＵＷパターンが例え短いビット数のも
のであっても、受信データ■から該比較基準となるＵＷ
パターンに合致したパターンを検出することが可能とな
る。そして、前記マスク信号と排他的論理和回路３から
出力された演算結果の各ビットとの論理積を夫々演算し
、該夫々の演算結果を加算器４に通知する。該通知され
た夫々の演算結果に基づいて加算器４は不一致ビットの
数を加算し、該加算結果を比較器５に通知する。該通知
した加算結果が１１／ランス設定回路１２から出力され
た所定のトレランスよりも小さい場合には、前記受信デ
ータ■からＵＷパターンが検出されたものとして比較器
５はＵＷ検出パルス■を出力する。
定のマスク信号、即ち前記ＵＷパターン設定回路９から
出力したＵＷパターンが有意でないビットに対してのみ
夫々“′０”を入力する。該゛′０”を入力したビット
については強制的に一致したものとして取り扱うことに
よって、前記ＵＷパターン設定回路９から出力された比
較基準となるべきＵＷパターンが例え短いビット数のも
のであっても、受信データ■から該比較基準となるＵＷ
パターンに合致したパターンを検出することが可能とな
る。そして、前記マスク信号と排他的論理和回路３から
出力された演算結果の各ビットとの論理積を夫々演算し
、該夫々の演算結果を加算器４に通知する。該通知され
た夫々の演算結果に基づいて加算器４は不一致ビットの
数を加算し、該加算結果を比較器５に通知する。該通知
した加算結果が１１／ランス設定回路１２から出力され
た所定のトレランスよりも小さい場合には、前記受信デ
ータ■からＵＷパターンが検出されたものとして比較器
５はＵＷ検出パルス■を出力する。
尚、前記ＵＷパターン設定回路９、ＵＷ長設定回１ｉ！
１１およびトレランス設定回路１２は例えば第３図図示
部分回路を構成するＬＳＩの夫々のピン端子から直接に
所望値を夫々入力すればよい。
１１およびトレランス設定回路１２は例えば第３図図示
部分回路を構成するＬＳＩの夫々のピン端子から直接に
所望値を夫々入力すればよい。
これは、衛星通信システムに合致させた０ｗパターン、
ＵＷ長およびトレランスを簡単な構成により任意に設定
することができることを意味する。
ＵＷ長およびトレランスを簡単な構成により任意に設定
することができることを意味する。
第４図において、図中１．３．４．５は第３図図示のも
のと同一あるいは等効のものであるので説明を省略する
。
のと同一あるいは等効のものであるので説明を省略する
。
図中ＵＷパターン設定回路９−１、ＵＷ長段設定回路１
１１およびトレランス設定回路１２−１は外部から所望
の値を記憶しておくレジスタが夫々設けられている。該
各しジスクはデータバス等に夫々接続されており、受信
データ■がら所定のＵＷ信号を検出する際に前もって所
望の多値、即ち所望のＵＷパターン、マスク信号および
トレランスが図示外部に設けられた外部ＣＰＵ１３等に
よって設定される。
１１およびトレランス設定回路１２−１は外部から所望
の値を記憶しておくレジスタが夫々設けられている。該
各しジスクはデータバス等に夫々接続されており、受信
データ■がら所定のＵＷ信号を検出する際に前もって所
望の多値、即ち所望のＵＷパターン、マスク信号および
トレランスが図示外部に設けられた外部ＣＰＵ１３等に
よって設定される。
該構成を採用することにより、当該ユニークワード検出
装置を１個のＬＳＩ上に搭載した際に、図示外部ＣＰＵ
１３から所望の多値をＵＷパターン設定回路９−１、Ｕ
Ｗ長段設定回路１１１およびトレランス設定回路１２−
１に設定するのに数少ないピン端子で足りることとなる
。また、既存のデータバスおよびアドレスバス等に接続
することにより、ピン端子を更に少なくすることができ
るので、当該ユニークワード検出装置を搭載したＬＳＩ
を小型化できる。
装置を１個のＬＳＩ上に搭載した際に、図示外部ＣＰＵ
１３から所望の多値をＵＷパターン設定回路９−１、Ｕ
Ｗ長段設定回路１１１およびトレランス設定回路１２−
１に設定するのに数少ないピン端子で足りることとなる
。また、既存のデータバスおよびアドレスバス等に接続
することにより、ピン端子を更に少なくすることができ
るので、当該ユニークワード検出装置を搭載したＬＳＩ
を小型化できる。
第５図において、図示のものは第３図および第４図図中
受信データ■の１例を示す。
受信データ■の１例を示す。
図中■は“ＣＲ” （キャリア・リカバリ信号）であっ
て、無変調の信号の部分でありキャリア信号を抽出する
ためのものである。
て、無変調の信号の部分でありキャリア信号を抽出する
ためのものである。
図中■は“’ ＢＴＲ” （ビット・タイミング・リカ
バリ信号）であって、“０１０１０１・・・”からなる
信号でありクロック信号を抽出するためのものである。
バリ信号）であって、“０１０１０１・・・”からなる
信号でありクロック信号を抽出するためのものである。
図中■は“ＵＷ” （ユニーク・ワード信号）であって
、データ■の送信が始まる時間基準等を抽出するための
ものである。
、データ■の送信が始まる時間基準等を抽出するための
ものである。
以上説明したように第３図および第４図図示本発明のユ
ニークワード′検出装置によって第５図図示“”ｕｗ”
を検出することにより、所定のデータ等を受信すること
ができる。
ニークワード′検出装置によって第５図図示“”ｕｗ”
を検出することにより、所定のデータ等を受信すること
ができる。
（発明の効果）
以上説明した如く、本発明によれば、受信データからＵ
Ｗ倍信号検出する際に、所望の値に設定したＵＷパター
ンと前記受信データとの一致・不−〇ビットを判別する
と共に、前記ＵＷパターンが有意でないビットに対応す
る判別結果のビット部分にマスクをかけた後に一致・不
一致ビット数を加算し、該加算したビット数と所望の値
に設定したトレランスとを比較してＵＷ倍信号検出して
いるため、受信データに含まれるＵＷ倍信号任意パター
ンあるいは任意ビット長さに対処した汎用性のある検出
を簡易な構成かつ高速に行うことができる。
Ｗ倍信号検出する際に、所望の値に設定したＵＷパター
ンと前記受信データとの一致・不−〇ビットを判別する
と共に、前記ＵＷパターンが有意でないビットに対応す
る判別結果のビット部分にマスクをかけた後に一致・不
一致ビット数を加算し、該加算したビット数と所望の値
に設定したトレランスとを比較してＵＷ倍信号検出して
いるため、受信データに含まれるＵＷ倍信号任意パター
ンあるいは任意ビット長さに対処した汎用性のある検出
を簡易な構成かつ高速に行うことができる。
第１図および第２図は従来のユニークワード検出装置の
構成例、第３図は本発明の１実施例構成図、第４図は本
発明の他の実施例構成図、第５図は第３図および第４図
図示実施例構成によって用いられる受信データ例を示す
。 図中、■はシフトレジスタ、３は排他的論理和回路、４
は加算器、５は比較器、９．９−１はＵＷバクーン設定
回路、１０．１０−１はマスク回路、１１．１１−１は
ＵＷ長設定回路、１２．１２−１はトレランス設定回路
、１３は外部ＣＰＵを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 ２ 図 第 ５（２１ 詩問
構成例、第３図は本発明の１実施例構成図、第４図は本
発明の他の実施例構成図、第５図は第３図および第４図
図示実施例構成によって用いられる受信データ例を示す
。 図中、■はシフトレジスタ、３は排他的論理和回路、４
は加算器、５は比較器、９．９−１はＵＷバクーン設定
回路、１０．１０−１はマスク回路、１１．１１−１は
ＵＷ長設定回路、１２．１２−１はトレランス設定回路
、１３は外部ＣＰＵを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 ２ 図 第 ５（２１ 詩問
Claims (1)
- 受信データからユニークワードを検出するユニークワー
ド検出装置において、任意パターンからなるユニークワ
ードを設定するユニークワード設定手段と、該ユニーク
ワード設定手段から出力されたユニークワードパターン
の各ビットと前記受信データの各ビットとの一致・不一
致を検出する一致・不一致検出手段と、該一致・不一致
検出手段から出力された各ビットに関する一致・不一致
情報のうち前記ユニークワード設定手段によって有為な
ユニークワードパターンが設定されなかったビットに対
してマスクするマスク設定手段と、該マスク設定手段に
よって所定のマスクが行われた後の情報に基づいて一致
・不一致ビットの数を加算する加算手段と、所定のトレ
ランスを前もって設定しておくトレランス設定手段と、
前記加算手段によって加算されたビット数が前記トレラ
ンス設一定手段から出力されたトレランス範囲内にある
場合にユニークワード検出パルスを送出する比較手段と
を備えることを特徴とするユニークワード検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083414A JPS60227542A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083414A JPS60227542A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227542A true JPS60227542A (ja) | 1985-11-12 |
Family
ID=13801773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083414A Pending JPS60227542A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617656A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Csf | Procede et dispositif pour l'acquisition de bits de synchronisation dans des systemes de transmission de donnees |
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
-
1984
- 1984-04-25 JP JP59083414A patent/JPS60227542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2617656A1 (fr) * | 1987-06-30 | 1989-01-06 | Thomson Csf | Procede et dispositif pour l'acquisition de bits de synchronisation dans des systemes de transmission de donnees |
| US4860323A (en) * | 1987-06-30 | 1989-08-22 | Thomson-Csf | Method and device for the acquisition of synchronization bits in data transmission systems |
| JPH05316091A (ja) * | 1992-05-07 | 1993-11-26 | Fujitsu Ltd | 同期検出回路 |
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