JPS6229337A

JPS6229337A - デ−タ受信回路

Info

Publication number: JPS6229337A
Application number: JP16880485A
Authority: JP
Inventors: Akihiro Okada; 岡田　昭広; Toru Kino; 亨木野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-07-31
Filing date: 1985-07-31
Publication date: 1987-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕パケット通信におけるアドレスの識別をパケットが直列
データ形式で送られることに着目し、直列データの並列
化に要する時間を利用して自局パケットのみの取込みを
行なう。こうして、高速データの高速判別、スループッ
トの向上、回路規模の縮小等を図った。

〔産業上の利用分野〕

本発明はデータ受信回路に関し、更に詳しく言えば直列
データの並列化に要する時間を有効に利用したデータ受
信回路に関する。

通信網の中にはパケットで通信を行なうパケット通信方
式が開発され、実用に移されつつある。

このような通信方式においては、そのパケットのヘッダ
部には着信先アドレスが付加されており、このアドレス
が示す端末装置にそのパケットが送り届けられる。従っ
て、アドレスの識別が不可欠となる。その場合に、デー
タが高速になってもその識別に支障が生ぜず、スループ
ットの向上環がその通信の有用性を高める上から望まれ
るところである。

〔従来の技術〕

従来のデータ受信回路におけるアドレスフィルタ（パケ
ットアドレス認識回路）には、次の２つの方式がある。

その１つはパケットのアドレスのみを自局、他局の区別
なく直列データのまま取り込み、比較してアドレスの識
別を行なうものである。又、他の１つはすべてのパケッ
トを一旦取り込んだ後アドレスの比較を行なってアドレ
スの識別を行なうものである。

〔発明が解決しようとする問題点〕

上述前者の方式によれば、データが高速となって、しか
もアドレスが長くなって来ると、その比較が非常に困難
になって来るばかりでなく、そのために要する回路規模
が大きくなるという欠点を有する。又、後者の方式によ
れば、すべてのパケットを取り込んだ後比較を行なうた
め、スルーブツトが低下し他局となる局のだめのデータ
のクリアが困難となってしまうという欠点がある。

本発明は斯かる問題点に鑑みて創作されたものであり、
データが高速化されても高スループ・ノド。

高信頼性でしかも回路規模の縮小化を果たし得るデータ
受信回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図におい
て、１はアドレスデータを情報データに先行させている
直列データをシフトインしてデータを並列に出力するシ
フト手段で、その第１の予め決められるシフト位置群に
現れる並列出力データを抽出するのがデータ抽出手段２
である。３はアドレス設定手段である。４は比較手段で
、これはデータ抽出手段２から抽出されたデータとアド
レス設定手段３で設定されたアドレスデータとを比較す
る。その予め決められた比較結果出力が発生されたとき
それに応答してシフト手段１の第２の予め決められるシ
フト位置群に現れる並列情報データを出力させるのが情
報抽出手段５である。

〔作用〕

入力される直列データはシフト手段１ヘシフトインされ
て並列データ化される。データ抽出手段２にて抽出され
る並列出力データが比較手段４へ供給される。比較手段
４には予めアドレス設定手段３から設定並列アドレスデ
ータが供給されており、この設定並列アドレスデータと
データ抽出手段２からの並列出力データとが比較され、
その両データ間に予め決められた関係が見い出されると
、その旨の出力信号が情報抽出手段５へ供給されて並列
情報データがシフト手段１の並列データ中から抽出出力
される。

このように、アドレスの識別が行なわれた時刻後に初め
て情報データの並列化、そして抽出可能状態に置かれて
取り込まれるから、高速判別が可能となり、スルーブツ
トの向上が促され、そのための回路規模も小さくて済む
。

〔実施例〕

第２図は本発明の一実施例を示す。この図において、１
０，１２．１４はシフトレジスタ５ＨＩＦＴ　　Ｒ１，
５ＨＩＦＴ　　Ｒ２，５ＨＩＦＴ　　Ｒ３で、シフトレ
ジスタ１０のシフトイン入力には受信直列データ（ＲＤ
）が接続され、そのシフトアウト出力はシフトレジスタ
１２のシフトイン入力に接続されそのシフトアウト出力
はシフトレジスタ１４のシフトイン入力に接続されてい
る。又、これらシフトレジスタのシフト動作は線１６上
のピットクロックＢＩＴＣによって生ぜしめられ、その
クリアは線１８上のクリア信号ＣＬによって生ぜしめら
れる。そして、シフトレジスタ１０゜１２．１４は所定
数の並列ビット出力例えば並列８ビツト出力を有する。

シフトレジスタ１０，１２．１４の並列ビット出力は対
応するビット数を有するフリップフロップ２０，２２．
２４のセット入力へ接続されており、線２６上にバイト
クロックＢＣＬＫが発生されたときシフトレジスタ１０
．１２．１４の並列８ビツトが対応するフリップフロッ
プにセットされ得るようになっている。フリップフロッ
プ２０゜２２の出力は比較回路３０へ供給され、アドレ
ス設定スイッチ３２からのアドレスデータと比較される
ようになっており、その比較は上位アドレスデータと下
位アドレスデータとの間で行なわれる。

上位アドレスデータ間の比較は線３４上の上位アドレス
コンベアタイミングクロックＡＤＣ１によって生ぜしめ
られ、下位アドレスデータ間の比較は線３６上の下位ア
ドレスコンベアタイミングクロックＡＤＣ２によって生
ぜしめられる。これら２つの比較結果は対応するフリッ
プフロップ３８゜４０のＤ入カへ接続されている。フリ
ップフロップ３８のクロック人力ＣＬＫはアンドゲート
４２の出力に接続され、このアンドゲート４２は線１６
上のビットクロックＢＩＴＣ及び線３４上の上位アドレ
スコンベアタイミングクロックＡＤＣＩを受ける。又、
フリップフロップ４０のクロック人力ＣＬＫはアンドゲ
ート４４の出力に接続され、このアンドゲート４４は線
１６上のビットクロックＢＩＴＣ及び線３６上の下位ア
ドレスコンベアタイミングクロックＡＤＣ２を受ける。

フリップフロップ３８．４０の出力りはアンドゲート４
５の入力へ接続されている。アンドゲート４５の出力は
比較結果出力となる。又、フリップフロップ３８．４０
は情報データを取り込んだ後の予め決められる時刻にリ
セット信号の供給を受けるリセット端子Ｒを有する。

アンドゲート４５の出力はフリップフロップ２４０セツ
ト制御入力へ接続され、シフトレジスタ１４で並列化さ
れたデータをフリップフロップ２４にセントして並列情
報データの取込み（抽出）を制御するように構成されて
いる。

このように構成されるデータ受信回路はパケット通信網
の端局装置等（第３図参照）で用いられ、送られて来た
パケットが自局宛のものか否かの判別に用いられる。第
３図において、５０がアドレスフィルタ／シリアルパラ
レル変換器で、このアドレスフィルタ／シリアルパラレ
ル変換器が上述のように構成されており、データレシー
バ（Ｒ）５２、クロックジェネレータ（ＣＧ）５４を経
て送り込まれる直列データが自局のものであるならば、
それを抽出してレシーブバッファ　（ＲＢ）５６、デー
タコントロール（ＤＣ）５８を介してメモリ６０に取り
込む。そして、メモリ６０のデータは制御部（ＣＰＵ）
６２の制御の下にバス（ＢＵＳ）６４を介してこれに接
続される周辺入出力制御部６６から出力される。データ
コントロール５８、センドバッファ６８．パラレルシリ
アル変換部（ＰＳ）７０及びデータドライバ（Ｄ）７２
は送信系を構成する。

次に、第２図を用いて本発明データ受信回路の動作を説
明する。

線１５を経て送り込まれる受信直列データ（ビット直列
）は線１６上のビットクロックにより順次にシフトレジ
スタ１０，１２．１４ヘシフトされていく。

その直列データ中の上位８ビツトアドレスデータがシフ
トレジスタ１０にシフトインされた時刻に、線２６上に
バイトクロックＢＣＬＫが発生されてその上位８ビツト
アドレスがフリップフロップ２０にセットされる。フリ
ップフロップ２０の出力即ち上位８ビツトアドレスＡ１
〜Ａ８は線３４上に現れる上位アドレスコンベアタイミ
ングクロックＡＤＣ１によってアドレス設定スイッチ３
２からの設定上位８ビツトアドレスＡＢＩ〜ＡＢ８と比
較される。この比較から比較出力即ち両８ビットアドレ
スデータ間に予め決められた関係がある旨の出力例えば
一致出力が発生されると、その出力値は線１６上のビッ
トクロック及び線３４上の上位アドレスコンベアタイミ
ングクロックＡＤＣＩを受けるアンドゲート４２の出力
クロックによってフリップフロップ３８にセットされる
。

同様にして、下位８ビツトアドレスデータがシフトレジ
スタ１２にシフトインされ、そのデータＡ９〜Ａ１６が
フリップフロップ２２にセットされてアドレス設定スイ
ッチ３２からの設定下位８ビツトアドレスＡＢ９〜ＡＢ
１６との比較に用いられる。この比較は線３６上に発生
する下位アドレスコンベアタイミングクロックＡＤＣ２
によって生ぜしめられて上述同様の比較出力が発生され
ると、その出力値は線１６上のピットクロック及び線３
６上の下位アドレスコンベアタイミングクロックＡＤＣ
２を受けるアンドゲート４４の出力クロフクによってフ
リップフロップ４０にセットされる。かくして、直列デ
ータ中のアドレスデータが自局のものである場合には、
アンドゲート４５からその旨を表す比較結果出力が発生
されてフリップフロップ２４のセット制御入力に供給さ
れる。

この時刻には、まだアドレスデータに続く情報データ（
８ビット単位）はシフトレジスタ１４に完全にシフトイ
ンされておらず、その最中にある。

８ビツトがシフトレジスタ１４内へ完全にシフトインさ
れて並列８ビツトがその並列出力端子に現れる時刻に線
２６上にバイトクロックＢＣＬＫが発生されて８ビツト
の並列情報データはフリップフロップ２４にセットされ
、これに続く局装置回路へ送られる。

つまり、８ビツトの並列情報データのフリップフロップ
２４への設定は上述のような比較結果出力が発生された
後、即ち、上述設定のアドレスデータ構成例では１６ビ
ツトが完全にシフトインされ、しかもこれに続く８ビツ
トのシフトイン完了後になって初めて行なわれるので、
時間的余裕が十分にあり、高速データの高速判別が可能
になる。

上述のような８ビット単位の情報データの抽出は予め決
められた回数だけ繰り返され、その完了後線１８上にク
リア信号が発生されてレジスタ１０〜１４．フリップフ
ロップ２０〜２４は初期状態にリセットされると共に、
フリップフロップ３８．４０もリセットされる。

上述のようなシフトレジスタ１０〜１４への直列データ
のシフトインが生ぜしめられても、そのアドレスデータ
が自局のもの即ちアドレス設定スイッチ３２に設定され
たアドレスデータとの一致が生ぜしめられなければ、ア
ンドゲート４５からの出力はなく、情報データの抽出は
生ぜしめられることはない。これにより、スループット
の向上が促進されることになる。

又、識別処理は上述の如く並列化されており、回路規模
の縮小に役立つ。

なお、上記の実施例説明からも明らかなように、アドレ
スはそのビット構成をどのように構成しても、例えば、
スクランプしても本発明の実施が妨げられるものではな
い。

〔発明の効果〕

以上説明したように本発明によれば、アドレスの高速判
別が可能となり高速データの転送に通用できる。又、自
局以外のデータの抽出は一切行なわないから、スループ
ットの向上となる。更に、データの並列化処理により回
路規模を小さく済ませることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例を示す図、第３図は本発明を実施するシステム構成例を示す図であ
る。第１図において、１はシフト手段、２はデータ抽出手段、３はアドレス設定手段、４は比較手段、５は情報抽出手段である。、本、定日用の１ｇた工竪フ″口、〜ツク図第１図

Claims

【特許請求の範囲】アドレスを情報データに先行させている直列データをシ
フトインしてデータを並列に出力するシフト手段（１）
と、シフト手段（１）の第１の予め決められるシフト位置群
に現れる並列出力データを抽出するデータ抽出手段（２
）と、アドレス設定手段（３）と、抽出されたデータと設定されたアドレスデータとを比較
して比較結果出力を発生する比較手段（４）と、予め決められた比較結果出力が発生されたときそれに応
答してシフト手段の第２の予め決められるシフト位置群
に現れる並列情報データを出力させる情報抽出手段（５
）とを備えて構成したことを特徴とするデータ受信回路
。