JPH0134493B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルに転送されたＺ値デイジタル
データをパラレルデータに変換してマイクロコン
ピユータに取り込むシリアルデータ入力装置に関
する。

従来例の構成とその問題点 従来、この種のシリアルデータ入力装置は、シ
リアルに入力されたデータをシフトレンジスタへ
１ビツトずつサンプルし取り込むと共に、取り込
んだビツト数をカウンタによりカウントし、所定
の第１のビツト数に達した事を検出した時点で、
割り込み処理等の手段により、シフトレンジスタ
の内容をマイクロコンピユータの内部バス等に転
送する事により実現されている。

第１図はこの一構成例を、第２図はその動作を
説明するタイミング図を示すもので、シリアル入
力データＡは、クロツクパルス発生回路１により
発生したクロツクパルスＢによつて駆動される段
数８のシフトレジスタ２に、１ビツトずつサンプ
ルされ、格納、シフトされる。一方、８進カウン
タ３はクロツクパルスＢを８分周したパルスＣを
発生する事によりシフトレジスタ２がシリアル入
力データを８ビツト取り込み終つた事を検出す
る。ラツチ回路４は、上記パルスＣを受け、その
時点におけるシフトレジスタ２の内容をラツチす
る。ラツチされた内容は例えば、マイクロコンピ
ユータのデータバス５等へ転送される。以上の動
作を繰り返す事によりシフトレジジタ２にシリア
ルデータＡを８ビツト取り込む毎に、入力シリア
ルデータはシリアルパラレル変換され、その内容
がラツチ回路４へ格納される。

しかし例えば、シリアルデータが、意味のある
連続した所定の第２のビツト数のフレーム単位に
区切られている場合において、上記第２のビツト
数が上記第１のビツト数の整数倍になつていない
場合、従来の方法によつてそのままマイクロコン
ピユータへデータの取り込みを行うと、上記フレ
ームの切れ目とシフトレジスタからマイクロコン
ピユータへデータを転送するタイミングが一致し
なくなるため、例えば連続したフレームを上記第
１のビツト数（通常、「語」と称される。）単位
で、マイクロコンピユータで処理する際に、上記
の不一致の補償をソフトウエアで行なわねばなら
ず、処理速度の面で不利となる欠点がある。

発明の目的 本発明は前述したフレームの切れ目と、シフト
レジスタからマイクロコンピユータへデータを転
送するタイミングの不一致を補償して、データ取
り込み以後のマイクロコンピユータのソフトウエ
アの負担を軽減し処理速度を向上させることを目
的とする。

発明の構成 本発明はｍビツトからなるシフトレジスタに取
り込まれたビツト数をカウントするカウンタに、
フレーム切れ目時点でシフトレジスタに格納され
るビツト数がｍ個に至らない時にその差分の個数
だけ、ダミーとなる高速のパルス列を供給して、
フレームの切れ目と、シフトレジスタからマイク
ロコンピユータへデータを転送するタイミングと
の不一致を補償するようにしたシリアルデータ入
力装置である。

実施例の説明 以下本発明の具体的な実施例について詳細に説
明する。

第３図は本発明によるシリアルデータ入力装置
の実施例を示すブロツク図、第４図はその動作を
説明するためのタイミング図である。

なお第３図の実施例は第４図Ｅに示した、31ビ
ツト長のフレーム毎に区切られたシリアルデータ
を入力する場合の例である。

第３図において、１から５までは第１図の１か
ら５までの各部分と同じものであり、説明を省略
する。図中点線で囲んだ部分が本発明の特徴とす
る部分である。図中31進カウンタ１１は、クロツ
クパルス発生装置１の出力Ｆを31分周したパルス
Ｇを発生し、パルス列発生器１２は上記パルスＧ
を受けて、新たに１個のパルス列を発生し、オア
ゲート１３の一方へ入力される。また、オアゲー
ト１３のもう一方の入力端子にはクロツクパルス
発生回路１の出力Ｆが入力される。オアゲート１
３の出力がシフトレジスタ２及び８進カウンタ３
の入力となり、残りの部分の動作は、第１図の装
置と同じである。

第３図に示した装置で第４図Ｅに示したシリア
ルデータを入力すると、入力を開始してデータを
24ビツト取り込むまでは、８進カウンタ３は、デ
ータを８ビツトシフトレジスタ２に取り込む毎
に、シフトレジスタ２の内容をラツチ回路４へラ
ツチするためのパルスＪを出力するので第１図の
装置の動作と同じである。尚、シリアルデータＥ
の取り込み開始の時点ではカウンタ３及び１１
は、リセツトされているものとする。データを３
１ビツト取り込んだ時点では、31進カウンタ１１
がパルスＧを出力し、そのパルスＧを受けてパル
ス列発生回路１２によつて発生された、ダミーと
なるパルスＨが、オアゲート１３を通じてクロツ
クパルスＦに付加され、これが、８進カウンタ３
の入力となる。

従つて、シリアル入力データを31ビツト取り込
んだ時点でも、８進カウンタ３は、ラツチ用パル
スＪを出力するため、第４図Ｅのデータのフレー
ムの切れ目ｆと、ラツチのタイミング３１′を見
かけ上一致させる事ができる。

発明の効果 以上のように本発明はｍビツトからなるシフト
レジスタに取り込まれたビツト数をカウントする
カウンタに、フレーム切れ目時点でシフトレジス
タに格納されるビツト数がｍ個に至らない時にそ
の差分の個数だけ、ダミーとなる高速のパルス列
を供給して、フレームの切れ目と、シフトレジス
タからマイクロコンピユータへデータを転送する
タイミングとの不一致を補償するようにしたシリ
アルデータ入力装置を提供するものであり、シリ
アル入力データのフレームの切れ目と、シフトレ
ジスタの内容をマイクロコンピユータへ転送する
タイミングが一致しない場合に、これを補償する
事ができ、データ取り込み以後のマイクロコンピ
ユータ側のソフトウエア負担を軽減して処理速度
の向上がはかれる。

【図面の簡単な説明】

第１図は従来のシリアルデータ入力装置の一構
成例を示すブロツク図、第２図は、第１図のブロ
ツク図の動作を説明するためのタイミング図、第
３図は本発明によるシリアルデータ入力装置の実
施例を示すブロツク図、第４図は第３図のブロツ
ク図の動作を説明するためのタイミング図であ
る。 １……クロツクパルス発生回路、２……シフト
レジスタ、３……８進カウンタ、４……ラツチ回
路、５……データバス、１１……31進カウンタ、
１２……パルス列発生回路、１３……オアゲー
ト。

Claims (1)

【特許請求の範囲】
1. １ データサンプリングパルスにより２値デイジ
   タル形式の入力シリアルデータを１ビツトずつサ
   ンプルして取り込み、その内容を固定された任意
   のｍビツト数にわたり一時的に記憶する記憶手段
   と、入力シリアルデータのフレームの切れ目に対
   応したパルスを発生する手段と、前記データサン
   プリングパルスおよびフレームの切れ目に対応し
   たパルスを計数して前記所定のビツト数に対応す
   る数を計数したとき前記記憶手段の記憶内容を読
   み出す手段とを備え、前記フレームの切れ目に対
   応したパルスを発生する手段が、各フレームにお
   けるビツト数のデータサンプリングパルスを計数
   するカウンタと、このカウンタがフレーム数のサ
   ンプリングパルスを計数したとき、フレーム切れ
   目時点で前記記憶手段に格納されたビツト数とｍ
   ビツトとの差分の個数だけ、前記サンプリングパ
   ルスに対して十分に高速なパルスを発生するパル
   ス発生回路とからなることを特徴とするシリアル
   データ入力装置。