JPH11184672A

JPH11184672A - シリアルデータ保持回路

Info

Publication number: JPH11184672A
Application number: JP35581797A
Authority: JP
Inventors: Shigeru Miura; 茂三浦
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 1999-07-09
Anticipated expiration: 2017-12-24
Also published as: JP3882300B2

Abstract

(57)【要約】（修正有）【課題】各種の変更に対しても柔軟に対応することが
可能で、処理速度が大きく変動しないシリアルデータ保
持回路を提供する。【解決手段】バッファ制御回路２と、バッファ回路３
と、出力制御回路４とによって構成されるシリアルデー
タ変換装置１において、バッファ回路３内に、シフトレ
ジスタ３Ａ、レジスタ３Ｂ，３Ｃ，３Ｄによってなる第
１バッファ部３０１と、レジスタ３Ｅ，３Ｆ，３Ｇ，３
Ｈによってなる第２バッファ部３０２とを備え、シフト
レジスタ３Ａによって３２ビットのシリアルデータを８
ビット×４のパラレル変換データに変換して出力し、こ
のパラレル変換データはシフトレジスタ３Ａ及びレジス
タ３Ｂ，３Ｃ，３Ｄに保持され、信号１６に「１」が出
力されるとともにレジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈに出
力され、レジスタ３Ｈから順次信号１７として出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータを
受信してパラレルデータに変換し、その内容を保持・記
憶してパラレルデータとして周辺装置に渡すことが可能
なデータ通信の受信装置において、入力されたシリアル
データを保持するシリアルデータ保持回路に関する。

【０００２】

【従来の技術】一般に、電子機器間においてデータの送
受信を行う場合には、シリアル伝送方式によってデータ
がやり取りされる。一方、電子機器の内部において、デ
ータの読み出しや記憶等を行う場合には、電子機器を構
成する各部でパラレル伝送方式によってデータをやり取
りすることが多い。また、電子機器に接続された周辺装
置に対して、パラレル伝送方式でデータを送受信する場
合がある。このため、データ通信の受信側の電子機器に
は、シリアル伝送方式で受信したデータをパラレル方式
に変換する装置を備えている場合が多い。

【０００３】このような、シリアルデータを変換する装
置においては、シリアルデータ保持回路を設けて、予
め、例えば３２ビットのシリアルデータを４個のシリア
ルデータに分割し、８ビット単位のシリアルデータとし
て保持しておくことにより、その後容易にパラレルデー
タに変換することができる。

【０００４】図４は、上記のようなシリアルデータを変
換する装置において、従来用いられていたシリアルデー
タ保持回路の一例として、シリアルデータ保持回路１０
の構成を示すブロック図である。尚、この図４に示すデ
ータ保持回路１０においては、８ビット×４（３２ビッ
ト）のシリアルデータを受信するものとし、受信データ
は、１ビット分のパルスであるフレームパルス８２と、
このフレームパルス８２を起点として続く８ビット×４
＝３２ビット分のシリアルデータとによって構成され
る。

【０００５】図４において、シリアルデータ保持回路１
０は、バッファ制御回路５、バッファ回路６および出力
制御回路７によって構成される。バッファ制御回路５
は、フレームパルス８２およびクロック信号８３が入力
されると、これらの信号に基づいて信号８５を出力す
る。バッファ回路６には入力データ８１、信号８５及び
クロック信号８３が入力され、このバッファ回路６によ
って入力データ８１は一時的に保持され、信号１８が出
力される。出力制御回路７は、信号８８、信号８５、ク
ロック信号８３を入力とし、信号８７を出力する。

【０００６】図５は、シリアルデータ保持回路１０の各
部の内部構成を示す回路図である。同図に示すように、
バッファ制御回路５は、カウンタ５Ａとレジスタ５Ｂと
で構成される。カウンタ５Ａは５ビットのカウンタであ
り、フレームパルス８２が入力されることによってリセ
ットされ、カウント値「０００００」から「１１１１
１」までのカウントを実行する。カウント値が「１１１
１１」に達すると、信号５１をレジスタ５Ｂに出力す
る。レジスタ５Ｂには、信号５１とともにクロック信号
８３が入力され、信号５１はクロック信号８３に同期し
て、１ビット遅れて信号８５として出力される。

【０００７】バッファ回路６は、シフトレジスタ６Ａお
よびレジスタ６Ｂによって構成される。このシフトレジ
スタ６Ａは、入力データ８１が入力されるとこの入力デ
ータ８１をシフトして３２ビットのパラレル変換データ
６１に変換して、このパラレル変換データをレジスタ６
Ｂに対して出力する。レジスタ６Ｂは、入力された信号
８５のデータを保持し、信号８８として出力する。

【０００８】一般に、遠隔制御インタフェース（ＴＣ−
ＩＦ）では、フレームパルスを起点として、８ビット×
３２の２５６ビットで送信されるシリアル受信データに
ついて、その有効性を判定し、データの取り込み、廃棄
を行う。即ち、有効データは周辺装置に渡し、無効デー
タは渡さないという処理を行う。この判定のための判定
条件として、ＣＲＣ（Cyclic Redundancy Check ：周期
冗長検査）演算比較結果が含まれることがあるが、この
ＣＲＣはデータを全て受信した後で受信したデータ全体
に対して行われるので、ＣＲＣ演算比較結果はデータの
最終６ビットに付加される。このため、データの判定を
行うには、１フレーム分のデータを一度全て取り込む必
要がある。また、データを受信した際に、受信データが
さらに連続している可能性があり、シリアル・パラレル
変換と、取り込みデータ保持を行う必要があるので、図
４に示すバッファ回路６は、シフトレジスタ６Ａと取り
込みデータ保持用のレジスタ６Ｂとを備えている。

【０００９】出力制御回路７は、レジスタ７Ａ、カウン
タ７Ｂ及びセレクタ７Ｃによって構成される。レジスタ
７Ａは、セット入力端子にバッファ制御回路５から信号
８５が入力されることによってセットされ、信号７１を
カウンタ７Ｂに対して出力する。また、レジスタ７Ａの
リセット入力にはカウンタ７Ｂから信号７４が入力さ
れ、この信号７４の入力によって、信号７１の出力は
「０」となる。

【００１０】カウンタ７Ｂは、レジスタ７Ａから入力さ
れる信号７１が「１」になることにより、２値のカウン
ト（「００」〜「１１」）を開始する。そして、カウン
ト値が「１１」に達すると、信号７４をレジスタ７Ａの
リセット入力端子に対して出力し、レジスタ７Ａをリセ
ットさせる。これによって信号７１が「０」になり、カ
ウンタ７Ｂはカウントを停止する。また、カウンタ７Ｂ
は、２値のカウント値を、信号７２及び信号７３に
「０」又は「１」を出力することによって随時セレクタ
７Ｃに対して出力する。例えば、カウント値が「１０」
である場合には、信号７３に「１」、信号７２に「０」
を出力する。

【００１１】セレクタ７Ｃは、３２ビットのデータから
指定された８ビットのデータを抽出して出力する４ｔｏ
１セレクタである。バッファ６から入力される３２ビッ
トの信号８８において、カウンタ７Ｂから信号７３，７
２によって入力されるカウント値に基づいて、カウント
値が「００」の場合には７〜０ビット、「０１」では１
５〜８ビット、「１０」では２３〜１６ビット、「１
１」では３１〜２４ビットの各８ビットの部分をそれぞ
れ選択して、周辺装置に対してこの８ビットのデータを
信号８７として出力する。

【００１２】図６は、シリアルデータ保持回路１０の動
作を示すタイミングチャートである。図中、（１）は入
力データ８１、（２）はフレームパルス８２、（３）は
クロック信号８３を示す。また、（４）は信号６１を示
し、（５）は信号５１を、（６）は信号８５を、（７）
は信号８８を示す。そして、（８）は信号７１を示し、
（９）、（１０）はそれぞれカウンタ７Ｂの信号７２、
７３を、（１１）はカウンタ７Ｂの出力信号７４を、
（１２）は信号１７を示している。尚、図中、Ｔ１は１
フレーム分のデータを受信する期間を示し、Ｔ２は、シ
リアルデータ保持回路１０から周辺装置に対してデータ
が出力される期間を示す。

【００１３】この図６に示すように、シリアルデータ保
持回路１０に対して、フレームパルス８２に続いて３２
ビットの入力データ８１が入力されると、バッファ回路
６内のシフトレジスタ６Ａによって、レジスタ６Ｂに対
してパラレル変換データが信号６１として出力される。

【００１４】その後、期間Ｔ１が経過して３２ビットの
入力データ８１の受信が終了するとともに、バッファ制
御回路５内のカウンタ５Ａのカウント値が「１１１１
１」に達し、信号５１がレジスタ５Ｂに出力され、さら
にレジスタ５Ｂから１ビット遅れて信号８５が出力され
る。

【００１５】このレジスタ５Ｂから出力された信号８５
はレジスタ６Ｂのイネーブル信号入力端子に入力され、
時刻Ｃにおいて、シフトレジスタ６Ａから出力され、レ
ジスタ６Ｂに保持された信号６１のデータが信号８８と
して出力される。

【００１６】また、レジスタ５Ｂから出力された信号８
５によって、出力制御回路７内のレジスタ７Ａがセット
されて信号７１が出力され、この信号７１の入力によっ
てカウンタ７Ｂがカウントを開始する。このカウンタ７
Ｂがカウントを開始してから、期間Ｔ２の間は、信号７
２と信号７３とによってカウント値「００」，「０
１」，「１０」，「１１」が出力される。その後、期間
Ｔ２において、このカウント値に従って、セレクタ７Ｃ
からパラレル変換データ（３２ビット）のうち８ビット
が選択され、信号８７として順次出力される。

【００１７】

【発明が解決しようとする課題】ところが、上記従来の
シリアルデータ保持回路１０においては、図４及び図５
に示すように、組合せ回路の規模の大きな部分が出力制
御回路７のセレクタ７Ｃに集中しているために、その部
分の遅延値が大きくなるという問題があった。

【００１８】即ち、３２ビットのパラレル変換データを
８ビット毎に抽出して出力する処理は、セレクタ７Ｃの
みによって実行されている。同期回路における回路全体
としての動作速度は、遅延値が最も大きな部分の遅延値
によって決定されるため、複雑な回路構成を有する一部
分に処理が集中して動作速度が遅くなると、全体の動作
速度が低下することになってしまう。このため、３２ビ
ットのデータを８ビットの複数のデータに変換する処理
をセレクタ７Ｃのみにおいて順番に実行することは、効
率の低下を招く恐れがあった。

【００１９】また、データ全体の構成を変更する場合等
には、セレクタ７Ｃ部分を大きく変更しなければ対応で
きないという問題があった。

【００２０】そこで本発明は、局所的な組合せ回路の集
中を避け、遅延値の分散化を行って全体の動作速度を向
上させることが可能であり、さらに、各種の変更に対し
ても柔軟に対応することが可能で、処理速度が大きく変
動しないシリアルデータ保持回路を提供することを目的
としている。

【００２１】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、シリアルデータを受信し、
該シリアルデータに基づいて、所定のビット長のパラレ
ルデータを生成して出力するシリアルデータ変換装置に
おいて、前記シリアルデータを前記所定のビット長のデ
ータに加工して保持するシリアルデータ保持回路であっ
て、受信した前記シリアルデータを加工して前記所定の
ビット長の複数のデータを生成し、該複数のデータを独
立して保持する第１の保持手段と、この第１の保持手段
によって生成された前記複数のデータを保持して、前記
シリアルデータに対応する順序で順次出力する第２の保
持手段と、前記第１の保持手段に保持された前記複数の
データを、同時に前記第２の保持手段に対して転送する
転送手段と、を備えることを特徴としている。

【００２２】この請求項１記載の発明によれば、シリア
ルデータを受信し、該シリアルデータに基づいて、所定
のビット長のパラレルデータを生成して出力するシリア
ルデータ変換装置において、シリアルデータを所定のビ
ット長のデータに加工して保持するシリアルデータ保持
回路であって、第１の保持手段により、受信した前記シ
リアルデータを加工して所定のビット長の複数のデータ
を生成し、該複数のデータを独立して保持し、転送手段
により、第１の保持手段に保持された複数のデータを同
時に第２の保持手段に転送し、第２の保持手段により、
第１の保持手段によって生成された複数のデータを保持
して、シリアルデータに対応する順序で順次出力する。

【００２３】従って、従来のように、受信したシリアル
データをそのまま保持し、出力する際に所定のビット長
に加工する場合に比べて、複数のデータを同時に転送す
ることが可能であるので、処理の高速化を図ることがで
きる。また、第１の保持手段と第２の保持手段とを備
え、第１の保持手段から第２の保持手段には複数のデー
タが同時に転送されるので、並列的な処理を行うことに
よって、局所的な組合わせ回路の集中が無く、遅延値が
分散され、より効率よく処理を行うことができる。

【００２４】請求項２記載の発明は、請求項１記載のシ
リアルデータ保持回路において、前記第１の保持手段
は、前記シリアルデータを受信している途中において、
既に受信した部分を加工して前記所定のビット長のデー
タを生成することが可能であること、を特徴としてい
る。

【００２５】この請求項２記載の発明によれば、請求項
１記載のシリアルデータ保持回路において、第１の保持
手段は、シリアルデータを受信している途中において、
既に受信した部分を加工して、所定のビット長のデータ
を生成することが可能である。

【００２６】従って、シリアルデータの全部分を受信し
て保持し、その後加工する場合に比べて、処理速度が向
上し、効率よく処理を行うことができる。例えば、シリ
アルデータの末尾６ビットに記載された上記のＣＲＣ演
算比較結果を参照する場合には、先にシリアルデータを
加工し、生成したデータを第１の保持手段に保持してお
き、ＣＲＣ演算比較結果を参照した後、すぐに第２の保
持手段に転送することによって、シリアルデータをその
まま保持する場合に比べて、より効率よく処理を行うこ
とができる。

【００２７】請求項３記載の発明は、請求項１または２
記載のシリアルデータ保持回路において、前記第１の保
持手段と、前記第２の保持手段とは、前記所定のビット
長のデータをそれぞれ保持する複数のデータ保持手段を
含んでなり、前記第１の保持手段が有する前記複数のデ
ータ保持手段と、前記第２の保持手段が有する前記複数
のデータ保持手段とは、互いに対をなして１対１に接続
されていて、前記転送手段は、前記第１のデータ保持手
段と前記第２のデータ保持手段との間で、互いに１対１
に接続された前記データ保持手段の間において前記所定
のビット長のデータを転送すること、を特徴としてい
る。

【００２８】請求項３記載の発明によれば、請求項１ま
たは２記載のシリアルデータ保持回路において、第１の
保持手段と、第２の保持手段とは、所定のビット長のデ
ータをそれぞれ保持する複数のデータ保持手段を含んで
なり、第１の保持手段が有する複数のデータ保持手段
と、第２の保持手段が有する複数のデータ保持手段と
は、互いに対をなして１対１に接続されていて、転送手
段は、第１のデータ保持手段と第２のデータ保持手段と
の間で、互いに１対１に接続されたデータ保持手段の間
において所定のビット長のデータを転送する。

【００２９】従って、複数のデータ保持手段に保持され
たデータを、複数の保持手段に対して転送するので、並
列的な処理が可能であり、処理速度を向上させ、効率よ
く処理を行うことができる。

【００３０】請求項４記載の発明は、請求項１、２また
は３記載のシリアルデータ保持回路において、所定の時
間毎に第１のクロック信号を発信する第１の発信手段
と、この第１の発信手段とは異なる時間毎に第２のクロ
ック信号を発信する第２の発信手段と、を更に備え、前
記第１の保持手段は、前記第１の発信手段によって発信
される前記第１のクロック信号に同期して、前記シリア
ルデータを加工して前記複数のデータを生成して保持
し、前記転送手段は、前記第２の発信手段によって発信
される前記第２のクロック信号に基づいて、前記第１の
保持手段から前記第２の保持手段に対して同時に前記複
数のデータを転送すること、を特徴としている。

【００３１】この請求項４記載の発明によれば、請求項
１、２または３記載のシリアルデータ保持回路におい
て、第１の発信手段により、所定の時間毎に第１のクロ
ック信号を発信し、第２の発信手段により、第１の発信
手段とは異なる時間毎に第２のクロック信号を発信し、
第１の保持手段は、第１の発信手段によって発信される
信号に同期してシリアルデータを加工して複数のデータ
を生成して保持し、転送手段は、第２の発信手段によっ
て発信される信号に基づいて第１の保持手段から第２の
保持手段に対して同時に複数のデータを転送する。

【００３２】従って、例えば受信するシリアルデータの
ビット長等の変更が有った場合にも、回路構成を変更す
ることなく、第１の発信手段及び第２の発信手段が信号
を発信する周期を変更することによって対応が可能であ
り、高い柔軟性を有する回路を実現することができる。

【００３３】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図１〜図３の図面を参照しながら説明する。

【００３４】図１は、本発明の実施の形態としてのシリ
アルデータ保持回路の構成を示すブロック図である。こ
の図１に示すように、シリアルデータ保持回路１は、バ
ッファ制御回路２、バッファ回路３及び出力制御回路４
によって構成される。また、図２は、図１に示すシリア
ルデータ保持回路１の各部の回路構成を示す図である。
以下、図１及び図２に基づいて、構成を説明する。

【００３５】尚、以下に述べる実施の形態においては、
入力されるデータは、１ビットのパルス信号であるフレ
ームパルス１２と、フレームパルス１２に続いて受信さ
れた３２ビットのシリアルデータである入力データ１１
とによって１フレームが構成されるデータとする。

【００３６】バッファ制御回路２は、カウンタ２Ａ及び
レジスタ２Ｃ，２Ｄによって構成され、このバッファ制
御回路２には外部からフレームパルス１２と、クロック
信号１３とが入力され、バッファ回路３に対して信号１
４を出力し、出力制御回路４に対しては信号１５を出力
する。

【００３７】カウンタ２Ａは、フレームパルス１２がリ
セット入力端子に入力されることによってリセットさ
れ、クロック信号１３に同期して「０００００」から
「１１１１１」までの５値（３２ビット）のカウントを
実行するカウンタである。このカウンタ２Ａは、信号２
３，２２，２１に「０」または「１」を出力することに
よって、カウント値の下３桁、即ち「０００」から「１
１１」までのカウント値を随時ゲート２８に対して出力
する。例えば、信号２３に「１」、信号２２に「０」、
信号２１に「０」が出力された場合には、カウント値の
下３桁は「１００」である。

【００３８】ゲート２Ｂは、カウンタ２Ａから入力され
る信号２３，２２，２１の論理和をとって、レジスタ２
Ｃに対して信号２４として出力するゲート素子であり、
カウンタ２Ａから入力された信号２３，２２，２１が全
て「１」の場合、即ちカウンタ２Ａのカウント値が「１
１１」に達した場合に、信号２４に「１」を出力する。
尚、カウンタ２Ａのカウント値がその他の値である場合
には、信号２４には「０」が出力される。

【００３９】従って、カウンタ２Ａのカウント値の下３
桁が「１１１」となる場合に、ゲート２Ｂから信号２４
に「２」が出力されるので、信号２４には８ビット毎に
「１」が出力される。

【００４０】一方、カウンタ２Ａは５値（３２ビット）
のカウンタであるので、カウント値が「１１１１１」に
達する毎に、即ち、フレームパルス１２が入力されてか
ら３２ビット毎に、信号２５がレジスタ２Ｄのデータ入
力端子に出力される。

【００４１】レジスタ２Ｃは、そのデータ入力端子にゲ
ート２Ｂから入力される信号２４のデータを保持し、そ
のデータを、クロック信号１３に同期して、レジスタ３
Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子に信号１４と
して出力する。即ち、レジスタ２Ｃは、ゲート２Ｂから
入力された信号２４を、１ビット遅れて信号１４として
出力する。

【００４２】レジスタ２Ｄは、データ入力端子にカウン
タ２Ａから入力される信号２５のデータを保持し、クロ
ック信号１３に同期して（即ち、信号２５から１ビット
遅れて）、レジスタ３Ｅのイネーブル信号入力端子、レ
ジスタ３Ｆ，３Ｇ，３Ｈのロード入力端子及び出力制御
回路４に対して信号１５を出力する。

【００４３】出力制御回路４は、レジスタ４Ａ及びカウ
ンタ４Ｂによって構成される。レジスタ４Ａは、バッフ
ァ制御回路２内のレジスタ２Ｄからセット入力端子に入
力される信号１５によってセットされ、クロック信号１
３に同期して、信号１６をカウンタ４Ｂ及びバッファ回
路３に対して出力する。また、レジスタ４Ａのリセット
入力端子には、カウンタ４Ｂから信号４２が入力され
る。

【００４４】カウンタ４Ｂは、レジスタ４Ａから信号１
６がイネーブル信号入力端子に入力されることによっ
て、クロック信号１３に同期してカウントを開始する２
値（４ビット）のカウンタであり、カウント値が「１
１」に達すると信号４２をレジスタ４Ａのリセット入力
端子に対して出力し、レジスタ４Ａをリセットする。

【００４５】従って、出力制御回路４によれば、信号１
５が入力されてから、カウンタ４Ｂのカウント値が「１
１」となってレジスタ４Ａに信号４２が入力されるまで
の４ビットの間、レジスタ４Ａより連続して信号１６が
出力される。

【００４６】バッファ回路３は、第１バッファ部３０１
と、第２バッファ部とによって構成され、第１バッファ
部３０１は、シフトレジスタ３Ａ及びレジスタ３Ｂ，３
Ｃ，３Ｄによって構成され、第２バッファ部３０２は、
レジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈによって構成される。

【００４７】シフトレジスタ３Ａは、３２ビットのシリ
アルデータである入力データ１１が入力されると、この
データを８ビットに分割してパラレル変換データに変換
し、シフトさせる８ビットのシフトレジスタである。得
られたパラレル変換データは、パラレル変換データ３１
としてレジスタ３Ｂのデータ入力端子及び第２バッファ
部３０２のレジスタ３Ｅのデータ入力端子に対して出力
される。

【００４８】レジスタ３Ｂ，３Ｃ，３Ｄは、何れも８ビ
ットのレジスタであり、データ入力端子に入力された信
号のデータを保持して、イネーブル信号入力端子に入力
される信号１４が「１」のとき、クロック入力端子に入
力されるクロック信号１３に同期して、保持している８
ビットのデータを出力する。

【００４９】レジスタ３Ｂは、シフトレジスタ３Ａから
パラレル変換データ３１として入力されたデータのうち
８ビットを保持し、レジスタ３Ｃ及び第２バッファ部３
０２のレジスタ３Ｆのデータ入力端子に信号３２として
出力する。レジスタ３Ｃは、信号３２によって入力され
た８ビットのデータを信号３３としてレジスタ３Ｄ及び
レジスタ３Ｇのデータ入力端子に出力する。同様に、レ
ジスタ３Ｄは、信号３３によって入力された８ビットの
データを信号３４として第２バッファ部のレジスタ３Ｈ
のデータ入力端子に出力する。これらのレジスタ３Ｂ，
３Ｃ，３Ｄによるデータの出力は、上記のカウンタ２
Ａ、ゲート２Ｂ及びレジスタ２Ｃによって８ビット毎に
出力される信号１４がイネーブル信号入力端子に入力さ
れたときに実行される。

【００５０】第２バッファ部３０２の各レジスタ３Ｅ，
３Ｆ，３Ｇ，３Ｈのデータ入力端子には、前述のよう
に、第１バッファ部のシフトレジスタ３Ａ及びレジスタ
３Ｂ，３Ｃ，３Ｄから出力されるパラレル変換データ３
１及び信号３２，３３，３４がそれぞれ入力される。そ
して、レジスタ３Ｅは、イネーブル信号入力端子にレジ
スタ４Ａから３２ビット毎に入力される信号１６が
「１」のときに、シフトレジスタ３Ａからデータ入力端
子に入力されるパラレル変換データ３１のデータを、信
号３５としてレジスタ３Ｆに出力する。

【００５１】また、レジスタ３Ｆ，３Ｇ，３Ｈは、ロー
ド信号入力端子に信号１５のパルスが入力されると、そ
れぞれデータ入力端子に入力されるデータを保持し、イ
ネーブル信号入力端子に信号１６が入力されると該デー
タを出力する。

【００５２】即ち、第１バッファ部３０１より第２バッ
ファ部３０２に転送されたパラレル変換データ３１及び
信号３２，３３，３４は、レジスタ３Ｅからレジスタ３
Ｆへ、レジスタ３Ｆからレジスタ３Ｇへ、レジスタ３Ｇ
からレジスタ３Ｈへと転送される。そして、レジスタ３
Ｈから信号１７として、シリアルデータ保持回路１の外
部へと出力される。

【００５３】図３は、シリアルデータ保持回路１の動作
を示すタイミングチャートであり、この図３において、
（１）は入力データ１１、（２）はフレームパルス１
２、（３）はクロック信号１３、（４）はパラレル変換
データ３１、（５）は信号３２、（６）は信号３３、
（７）は信号３４、（８）は信号２１、（９）は信号２
２、（１０）は信号２３、（１１）は信号２４、（１
２）は信号２５、（１３）は信号１４、（１４）は信号
１５、（１５）は信号１６、（１６）は信号４２、（１
７）は信号３５、（１８）は信号３６、（１９）は信号
３７、（２０）は信号１７を示す。

【００５４】また、図中、Ｔ１で示す期間は、入力デー
タ１１の１フレーム（３２ビット）を示し、Ｔ２で示す
期間は、このシリアルデータ保持回路１に接続された周
辺機器に対して８ビットのパラレル変換データの出力を
行っている期間である。Ｔ３は、入力データ１１を８ビ
ット毎に区切った期間である。

【００５５】先ず、フレームパルス１２が入力される
と、このフレームパルス１２に続いてシリアルデータで
ある入力データ１１（３２ビット）が入力される。する
と、シフトレジスタ３Ａはクロック信号１３に同期して
入力データ１１をパラレル変換データに変換し、入力デ
ータ１１の入力から１ビット遅れてパラレル変換データ
３１を出力する。

【００５６】一方、カウンタ２Ａは、フレームパルス１
２の入力によってカウントを開始し、信号２３，２２，
２１は、それぞれ「０」と「１」とに変化して、順次
「０，０，０」，「０，１，１」，…のように、期間Ｔ
１の間、３値のデータとしてカウンタ２Ａのカウント値
を伝達する。

【００５７】そして、カウンタ２Ａのカウント値が「１
１１」に達すると、ゲート２Ｂより信号２４に「１」が
出力され、レジスタ２Ｃによって、信号２４より１ビッ
ト遅れて信号１４に「１」が出力される。この信号１４
はレジスタ３Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子
に入力され、レジスタ３Ｂ，３Ｃ，３Ｄはクロック信号
１３に同期して信号３２，３３，３４の出力を開始す
る。

【００５８】即ち、先ず、入力データ１２は、シフトレ
ジスタ３Ａにおいてパラレル変換データに変換され、シ
フトレジスタ３Ａ内に保持される。そして、シフトレジ
スタ３Ａから８ビットで１まとまりとなったパラレル変
換データ３１がレジスタ３Ｂに入力され、保持される
（時刻Ａ）。また、この８ビットのパラレル変換データ
は、第２バッファ部のレジスタ３Ｅにも入力され、保持
される。

【００５９】その後、８ビットが経過すると、信号１４
にパルスが出力され、レジスタ３Ｂに保持されていた先
頭の８ビットのデータはレジスタ３Ｃに転送され、さら
に、シフトレジスタ３Ａに保持されていた２番目の８ビ
ットのデータがレジスタ３Ｂ及びレジスタ３Ｅに転送さ
れる。

【００６０】更に８ビット経過すると、再度、信号１４
にパルス信号が出力され、レジスタ３Ｃに保持されてい
た先頭８ビットのデータはレジスタ３Ｄへ、レジスタ３
Ｂに保持されていた２番目の８ビットのデータはレジス
タ３Ｃへ、レジスタ３Ａからは３番目の８ビットのデー
タがレジスタ３Ｂ及びレジスタ３Ｅへ転送される。

【００６１】そして、信号１４にパルス信号が出力され
ると、同時にカウンタ２５のカウント値が「１１１１
１」に達することによって、信号１５に１ビット幅のパ
ルス信号が出力されることによって（時刻Ｂ）、レジス
タ３Ｅのイネーブル信号入力端子及びレジスタ３Ｆ，３
Ｇ，３Ｈのロード信号入力端子にパルス信号が入力さ
れ、第１バッファ部３０１の各レジスタから第２バッフ
ァ部の各レジスタにデータが転送される。

【００６２】即ち、レジスタ３Ｄから先頭８ビットのデ
ータがレジスタ３Ｈへ転送され、レジスタ３Ｃからは２
番目の８ビットのデータがレジスタ３Ｄ及びレジスタ３
Ｇに転送され、レジスタ３Ｂから３番目の８ビットのデ
ータがレジスタ３Ｃ及びレジスタ３Ｆに転送され、レジ
スタ３Ａからは４番目の８ビットのデータがレジスタ３
Ｂ及びレジスタ３Ｅに転送される。

【００６３】従って、時刻Ｂにおいては、レジスタ３Ａ
によって８ビットデータ×４のパラレル変換データの
内、先頭の８ビットデータはレジスタ３Ｈに、２番目の
８ビットデータはレジスタ３Ｄ，３Ｇに、３番目の８ビ
ットデータはレジスタ３Ｃ，３Ｆに、４番目の８ビット
データはレジスタ３Ｂ，３Ｅに保持されている。従っ
て、時刻Ｂの１ビット後に信号１６に「１」が出力さ
れ、レジスタ３Ｆ，３Ｇ，３Ｈのイネーブル信号入力端
子に入力されると、各レジスタに３Ｆ，３Ｇ，３Ｈ保持
されたデータが順次転送されるとともに、レジスタ３Ｈ
からは、先頭の８ビットデータ、２番目の８ビットデー
タ、…の順に、８ビットで１まとまりのデータが出力さ
れる。

【００６４】従って、図６に示す期間Ｔ２の間に、信号
１７によってパラレル変換データが８ビット毎に、接続
された周辺機器に対して出力される。

【００６５】以上のように、本発明の実施の形態である
シリアルデータ保持回路１によれば、バッファ回路３内
に備えるシフトレジスタ３Ａによって、３２ビットで１
フレームを構成するシリアルデータをパラレル変換デー
タに変換し、このパラレル変換データを８ビット毎にレ
ジスタ３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈによ
って順次転送し、並列して保持し、信号１７として８ビ
ット毎に出力するので、ごく一部の回路において集中的
に処理を実行する場合に比べ、レジスタによる遅延値が
集中することがないので、シリアルデータ保持回路１全
体の遅延値を増大させることがない。これによって、遅
延値の増大による無駄を省き、効率よくシリアルデータ
をパラレルデータに変換することができる。

【００６６】また、異なるビット長のシリアルデータを
扱う場合にも、バッファ回路３内の構成を大きく変更す
る必要はなく、バッファ制御回路２や、出力制御回路４
において、例えば信号１６にパルス信号を出力するタイ
ミング等の調整を行うことによって対応することが可能
である。

【００６７】なお、上記実施の形態のシリアルデータ保
持回路１において、入力されるデータは３２ビットで１
フレームを構成するものであるとし、このデータを８ビ
ットのパラレル変換データに変換して出力するものとし
たが、例えば、マルチプレクサ等の回路を内部に備え、
複数のデータバスを介してパラレルデータを出力する構
成としてもよく、また、データのビット長についても、
上記のように変更可能であり、その他、細部の構成につ
いても、本発明の趣旨を逸脱しない範囲において、適宜
変更可能である。

【００６８】

【発明の効果】請求項１記載の発明によれば、従来のよ
うに、受信したシリアルデータをそのまま保持し、出力
する際に所定のビット長に加工する場合に比べて、複数
のデータを同時に転送することが可能であるので、処理
の高速化を図ることができる。また、並列的な処理を行
うことによって、局所的な組合わせ回路の集中が無く、
遅延値が分散され、より効率よく処理を行うことができ
る。

【００６９】請求項２記載の発明によれば、シリアルデ
ータの全部分を受信して保持し、その後加工する場合に
比べて、処理速度が向上し、効率よく処理を行うことが
できる。例えば、シリアルデータの末尾６ビットに記載
された上記のＣＲＣ演算比較結果を参照する場合には、
先にシリアルデータを加工し、生成したデータを第１の
保持手段に保持しておき、ＣＲＣ演算比較結果を参照し
た後、すぐに第２の保持手段に転送することによって、
シリアルデータをそのまま保持する場合に比べて、より
効率よく処理を行うことができる。

【００７０】請求項３記載の発明によれば、複数のデー
タ保持手段に保持されたデータを、複数の保持手段に対
して転送するので、並列的な処理が可能であり、処理速
度を向上させ、効率よく処理を行うことができる。

【００７１】請求項４記載の発明によれば、各種の変更
が有った場合にも、回路構成を変更することなく、第１
の発信手段及び第２の発信手段が信号を発信する周期を
変更することによって対応が可能であり、高い柔軟性を
有する回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態としてのシリアルデータ保
持回路の構成を示すブロック図である。

【図２】図１のシリアルデータ保持回路の回路構成を示
す回路図である。

【図３】図１のシリアルデータ保持回路を構成する各部
の動作を示すタイミングチャートである。

【図４】従来のシリアルデータ保持回路の構成の一例を
示すブロック図である。

【図５】図４のシリアルデータ保持回路の回路構成を示
す回路図である。

【図６】図４のシリアルデータ保持回路を構成する各部
の動作を示すタイミングチャートである。

【符号の説明】

１シリアルデータ保持回路２バッファ制御回路２Ａカウンタ２Ｂゲート２Ｃ，２Ｄレジスタ３バッファ回路３Ａシフトレジスタ３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈレジスタ４出力制御回路４Ａレジスタ４Ｂカウンタ

Claims

【特許請求の範囲】

【請求項１】シリアルデータを受信し、該シリアルデー
タに基づいて、所定のビット長のパラレルデータを生成
して出力するシリアルデータ変換装置において、前記シ
リアルデータを前記所定のビット長のデータに加工して
保持するシリアルデータ保持回路であって、受信した前記シリアルデータを加工して前記所定のビッ
ト長の複数のデータを生成し、該複数のデータを独立し
て保持する第１の保持手段と、この第１の保持手段によって生成された前記複数のデー
タを保持して、前記シリアルデータに対応する順序で順
次出力する第２の保持手段と、前記第１の保持手段に保持された前記複数のデータを、
同時に前記第２の保持手段に対して転送する転送手段
と、を備えることを特徴とするシリアルデータ保持回路。
【請求項２】前記第１の保持手段は、前記シリアルデー
タを受信している途中において、既に受信した部分を加
工して前記所定のビット長のデータを生成することが可
能であること、を特徴とする請求項１記載のシリアルデータ保持回路。
【請求項３】前記第１の保持手段と、前記第２の保持手
段とは、前記所定のビット長のデータをそれぞれ保持す
る複数のデータ保持手段を含んでなり、前記第１の保持手段が有する前記複数のデータ保持手段
と、前記第２の保持手段が有する前記複数のデータ保持
手段とは、互いに対をなして１対１に接続されていて、前記転送手段は、前記第１のデータ保持手段と前記第２
のデータ保持手段との間で、互いに１対１に接続された
前記データ保持手段の間において前記所定のビット長の
データを転送すること、を特徴とする請求項１または２記載のシリアルデータ保
持回路。
【請求項４】所定の時間毎に第１のクロック信号を発信
する第１の発信手段と、この第１の発信手段とは異なる時間毎に第２のクロック
信号を発信する第２の発信手段と、を更に備え、前記第１の保持手段は、前記第１の発信手段によって発
信される前記第１のクロック信号に同期して、前記シリ
アルデータを加工して前記複数のデータを生成して保持
し、前記転送手段は、前記第２の発信手段によって発信され
る前記第２のクロック信号に基づいて、前記第１の保持
手段から前記第２の保持手段に対して同時に前記複数の
データを転送すること、を特徴とする請求項１、２または３記載のシリアルデー
タ保持回路。