JPH07202951A - 非同期式データ受信装置 - Google Patents

Abstract

(57)【要約】 【目的】伝送路上で発生するノイズの影響を排除し、確
実で効率的な非同期式のシリアルデータの受信を行な
う。 【構成】伝送路３を介して転送されてくる非同期式のシ
リアルデータの転送速度に対して充分早いカウント動作
を行なうカウンタ13ａと、このカウンタ13ａのカウント
値とサンプリングタイミングレジスタ12ａ〜12ｃの保持
するサンプリングタイミングデータによりサンプリング
タイミングを検出する比較演算回路13ｂと、この比較演
算回路13ｂの出力により上記シリアルデータに対して各
ビット当たり３点をサンプリング保持するサンプリング
レジスタとしてのフラグレジスタ14ａと、このフラグレ
ジスタ14ａで得た内容を多数決演算することで各ビット
データを作成する多数決演算回路14ｂとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に非同期式（調歩同
期式）のシリアルデータを受信する非同期式データ受信
装置に関する。

【０００２】

【従来の技術】一般に非同期式のシリアルデータ転送で
は、シリアルデータの送信側と受信側とでデータのクロ
ック（タイミング）が同期しておらず、１本のみの伝送
路を使って伝送される。

【０００３】この場合、データは通常バイト単位で送ら
れるが、単にバイトデータをシリアルに変換して送出す
るだけでは受信側でデータのどこからどこまでが１バイ
トに相当するか判断することができない。そのため、バ
イトデータの先頭と終端に予め定められた例えば“０”
のスタートビットと例えば“１”のエンドビットとを付
加して送出し、受信側でこのバイトデータを識別するよ
うになっている。

【０００４】しかして、バイトデータを識別する方法と
しては、受信側がスタートビットを検出するとタイミン
グカウンタをスタートし、一定時間毎にデータをサンプ
リングして、バイトデータ分のサンプリングを行なう。
バイトデータ分のサンプリングを終えると、エンドビッ
トの検出を行なうが、そこでエンドビットが検出できな
かった場合にはエラーとなり、そのバイトデータは捨て
ることとなる。受信側でエンドビットが検出されるか、
エラー処理されるとタイミングカウンタをセットし、次
のデータを受信する準備を行なう。

【０００５】スタートビットの検出手段は、データが伝
送されていないアイドル状態での伝送路上のデータがプ
ルアップされて“１”となっているので、データの立下
がりエッジを検出したところでスタートビットとするも
のである。またエンドビットの検出手段は、バイトデー
タ分のサンプリングを終えた適当なタイミングでデータ
をサンプリングし、そのサンプリング結果で判断するも
のである。

【０００６】以上の方法でシリアルデータの受信を行な
うものであるが、実際には何らかの要因でその伝送路上
にノイズが発生することがあり、送信側の意図に反する
情報として伝達されてしまう可能性がある。

【０００７】

【発明が解決しようとする課題】上述した方法で非同期
式シリアルデータを受信すると、スタートビットを待機
している状態でノイズが発生した場合に、該ノイズをス
タートビットとして捕らえてしまう可能性がある。ま
た、バイトデータ転送時のサンプリングするタイミング
にノイズが発生した場合は、バイトデータとして余計な
ビット数をカウントしてしまう、所謂ビット化けを生じ
ることになる。さらに、エンドビットのサンプリング時
にも同一のことが発生すると、そのデータはエラー処理
されて捨てられてしまうことになる。

【０００８】このようにノイズの発生によりビットず
れ、ビット化け、データの欠落等の事態が発生してしま
い、効率的にシリアルデータの送受を行なうことができ
ないという不具合を生じていた。

【０００９】本発明は上記のように実情に鑑みてなされ
たもので、その目的とするところは、伝送路上で発生す
るノイズの影響を排除し、確実で効率的な非同期式のシ
リアルデータの受信を行なうことが可能な非同期式デー
タ受信装置を提供することにある。

【００１０】

【課題を解決するための手段】すなわち本発明は、転送
されてくる非同期式のシリアルデータの転送速度に対し
て充分早いカウント動作を行なうカウンタと、このカウ
ント手段のカウント値に対応したサンプリングタイミン
グデータを少なくとも３つ保持するタイミングレジスタ
と、このタイミングレジスタの保持内容と上記カウンタ
のカウント値によりサンプリングタイミングを検出する
検出回路と、この検出回路の検出出力により上記シリア
ルデータに対して各ビット当たり少なくとも３点をサン
プリング保持するサンプリングレジスタと、このサンプ
リングレジスタで保持した内容を多数決演算することで
各ビットデータを作成して出力する多数決演算回路とを
備えるようにしたものである。

【００１１】

【作用】上記のような構成とすれば、たとえノイズが重
畳された非同期式のシリアルデータを受信する場合であ
っても、該ノイズが周期的に発生するもので且つその周
期が上記各ビット当たり多数点サンプリングするそのサ
ンプリング間隔に一致しない限りは、伝送路上で発生す
るノイズの影響を排除し、確実にデータの受信を行なう
ことが可能となる。

【００１２】

【実施例】以下本発明をＭＩＤＩ（Musical Instrument
Digital Interface）規格の音楽用のデジタルデータを
受信する例えば電子楽器やパーソナルコンピュータ等の
機器に適用した場合の一実施例について図面を参照して
説明する。図１は全体の回路構成を示すもので、１がシ
リアルデータ送信装置、２が本実施例に係るシリアルデ
ータ受信装置、３がシリアルデータ送信装置１からシリ
アルデータ受信装置２へシリアルデータを伝送する伝送
路である。

【００１３】しかして上記シリアルデータ受信装置２内
には、転送レートレジスタ１１、サンプリングタイミン
グレジスタ１２ａ〜１２ｃ、サンプリングタイミング信
号発生器１３及びシリアルデータ再生器１４を有する。

【００１４】上記転送レートレジスタ１１には転送レー
トロード信号と転送レートデータとが入力される。転送
レートレジスタ１１は、転送レートロード信号が入力さ
れた時点での転送レートデータを保持し、その保持内容
をサンプリングタイミング信号発生器１３へ送出する。

【００１５】サンプリングタイミングレジスタ１２ａ〜
１２ｃにはそれぞれ、サンプリングタイミングロード信
号とサンプリングタイミングデータとが入力される。サ
ンプリングタイミングレジスタ１２ａ〜１２ｃは共に、
サンプリングタイミングロード信号が入力された時点で
のサンプリングタイミングデータを保持し、その保持内
容をサンプリングタイミング信号発生器１３へ送出す
る。

【００１６】サンプリングタイミング信号発生器１３
は、転送レートレジスタ１１の保持内容とサンプリング
タイミングレジスタ１２ａ〜１２ｃとを比較することに
より上記伝送路３を介してシリアルデータ送信装置１か
ら送られてくるシリアルデータのサンプリングタイミン
グ信号を発生し、シリアルデータ再生器１４へ送出す
る。

【００１７】シリアルデータ再生器１４では、このサン
プリングタイミング信号発生器１３からのサンプリング
タイミング信号に従い、伝送路３を介して送られてくる
シリアルデータを１ビット当たり３点サンプリングし、
その内容に多数決演算を施してビットデータを作成し、
これを８ビット毎にまとめてバイトデータとして図示し
ない次段の処理回路へ出力する。

【００１８】次いで図２により上記シリアルデータ受信
装置２内のより詳細な回路構成を示す。同図で転送レー
トレジスタ１１の保持内容はカウンタ１３ａにセットさ
れる。このカウンタ１３ａは、比較演算回路１３ｂと共
に上記サンプリングタイミング信号発生器１３を構成す
るもので、転送されてくるシリアルデータの転送速度に
比して充分高い動作クロックにより、転送レートレジス
タ１１からセットされた数値を繰返しカウントし、その
カウント値を比較演算回路１３ｂへ送出する。

【００１９】また、上記サンプリングタイミングレジス
タ１２ａ〜１２ｃの保持内容はそのまま比較演算回路１
３ｂへ送出される。比較演算回路１３ｂでは、カウンタ
１３ａのカウント値とサンプリングタイミングレジスタ
１２ａ〜１２ｃとをそれぞれ一致比較し、一致したと判
断した時点で一致信号をフラグレジスタ１４ａへ送出す
る。

【００２０】このフラグレジスタ１４ａは、多数決演算
回路１４ｂ、シフトレジスタ１４ｃと共に上記シリアル
データ再生器１４を構成するものであり、比較演算回路
１３ｂから送られてくる３点分の一致信号に同期して、
上記伝送路３を介して送られてきたシリアルデータ１ビ
ット当たり３点のビットデータをサンプリングして保持
する。

【００２１】しかるに、このフラグレジスタ１４ａに保
持される３点分のビットデータに対して多数決演算回路
１４ｂが多数決演算を行ない、多数決を得た側のビット
データを受信したビットデータと確定してその演算結果
を上記シフトレジスタ１４ｃに送出する。シリアルデー
タ再生器１４は、多数決演算回路１４ｂからシリアルに
送られてくるビットデータを順次シフトしながら保持
し、８ビット（＝１バイト）まとまった時点でバイトデ
ータとして図示しない次段の処理回路へ出力する。

【００２２】なお、上記図１では示さなかったが、シリ
アルデータ受信装置２内の各回路の動作制御を行なう制
御回路１５が設けられる。この制御回路１５は、上記転
送レートレジスタ１１、サンプリングタイミングレジス
タ１２ａ〜１２ｃ、フラグレジスタ１４ａ、シフトレジ
スタ１４ｃ等に対するクリアその他の制御を行なう他、
多数決演算回路１４ｂの演算結果を監視する。

【００２３】次に上記実施例の動作について説明する。
いま、カウンタ１３ａの動作クロックが１６．９３４４
［ＭＨｚ］であり、伝送路３を介して送られてくるシリ
アルデータのタ受信装置２の転送速度がＭＩＤＩ規格に
よる３１．２５［ＫＨｚ］であるものとする。この転送
速度は±１％の誤差が許容されるものであり、したがっ
てデータ１ビット当たりの伝送時間は３１．６８３２
［μｓ］〜３２．３２３２［μｓ］となる。

【００２４】しかるに、カウンタ１３ａの上記動作クロ
ックでの上記データ１ビット当たりのカウント値は１０
進数で「５４１」、１６進数で「２１ＤＨ」となり、図
３に示す如くこのカウント値「２１ＤＨ」がロード信号
に同期して転送レートデータとして与えられることによ
りセットされるものとする。

【００２５】また、上記「２１ＤＨ」までカウントする
カウンタ１３ａのカウント値が「８０Ｈ」「１００Ｈ」
「１８０Ｈ」となった時点でそれぞれデータのサンプリ
ングを行なうものとし、図３に示すようにこれらのデー
タ「８０Ｈ」「１００Ｈ」「１８０Ｈ」がロード信号に
同期してサンプリングタイミングデータとしてサンプリ
ングタイミングレジスタ１２ａ〜１２ｃに与えられるこ
とによりセットされるものとする。これらサンプリング
タイミングレジスタ１２ａ〜１２ｃにセットされるサン
プリングタイミングデータは、そのビットデータが受信
され始めてからそれぞれ７．５８５［μｓ］、１５．１
１７［μｓ］、２２．６７５［μｓ］経過した時点を示
す。

【００２６】上記のように転送レートレジスタ１１及び
サンプリングタイミングレジスタ１２ａ〜１２ｃに各デ
ータがセットされた状態での伝送路３を介してのシリア
ルデータの受信動作を図４に示す。

【００２７】図４（１）に示すようにデータが伝送され
ていないアイドル状態での伝送路３上の電位はプルアッ
プされて“１”となっており、データ転送が開始される
ことで、データの立下がりエッジにより受信データの先
頭に位置するスタートビットを検出すると、制御回路１
５はカウンタ１３ａでのカウント動作をカウント値
「０」から開始させる。

【００２８】そして、カウンタ１３ａのカウント値が
「８０Ｈ」となった時点でサンプリングタイミングレジ
スタ１２ａの保持内容と一致したことを比較演算回路１
３ｂが比較判断すると、フラグレジスタ１４ａに一致信
号を送出して図４（５）でサンプリングタイミング
「１」と示すようにフラグレジスタ１４ａの第１番目の
ビットでシリアルデータ“０”をサンプリング保持させ
る。

【００２９】その後、同様にカウンタ１３ａのカウント
値が「１００Ｈ」「１８０Ｈ」となった時点でもサンプ
リングタイミングレジスタ１２ｂ，１２ｃの保持内容と
一致したことを比較演算回路１３ｂが比較判断し、それ
ぞれフラグレジスタ１４ａに一致信号を送出して図４
（５）でサンプリングタイミング「２」「３」と示すよ
うにフラグレジスタ１４ａの第２番目、第３番目のビッ
トでシリアルデータ“０”をサンプリング保持させる。

【００３０】こうしてフラグレジスタ１４ａに３ビット
分のデータが保持された時点で、シリアルデータ再生器
１４がその保持内容により多数決演算を行なう。この多
数決演算は、３つのビットデータのうち少なくとも２つ
が“１”または“０”であった場合にそちらのデータを
信頼性の高いものと判断して出力するもので、多数決演
算回路１４ｂの出力するビットデータはシフトレジスタ
１４ｃへ送られる。

【００３１】以下、上記と同様に図４（１）に示す如く
スタートビットに続く第１番目（図では「０」と示す）
乃至第８番目（図では「７」と示す）の各ビットデータ
についても同様に、カウンタ１３ａのカウント値がサン
プリングタイミングレジスタ１２ａ〜１２ｃの保持内容
と一致した３つのタイミングでフラグレジスタ１４ａに
保持させ、その保持内容を用いて多数決演算回路１４ｂ
で多数決演算を行なうことで信頼性の高いデータを得、
これをシフトレジスタ１４ｃに出力させる。

【００３２】その後、上記と同様に図４（１）に示す如
くエンドビットデータについても同様に、カウンタ１３
ａのカウント値がサンプリングタイミングレジスタ１２
ａ〜１２ｃの保持内容と一致した３つのタイミングでフ
ラグレジスタ１４ａに保持させ、その保持内容を用いて
多数決演算回路１４ｂで多数決演算を行なうことで信頼
性の高いデータを得る。

【００３３】ここで、スタートビットから数えて１０ビ
ット目に位置するこのエンドビットが“１”であること
を確認すると制御回路１５は、図４（３）に示すように
シフトレジスタ１４ｃに対して受信したデータが有効で
あることを示す有効信号を送出し、その時点でシフトレ
ジスタ１４ｃに保持される上記第１番目（図では「０」
と示す）乃至第８番目（図では「７」と示す）の各ビッ
トデータをバイトデータとして図示しない次段の処理回
路へ出力させる。

【００３４】なお、上記実施例では、３つのサンプリン
グタイミングレジスタ１２ａ〜１２ｃ及び３ビット分の
フラグレジスタ１４ａを用いて受信したシリアルデータ
の１ビット当たり３点をサンプリングし、それらを多数
決演算する場合を例示したが、これに限ることなく、１
ビット当たりのサンプリング点数をさらに多く設定する
ことで、より信頼性の高い受信データとすることができ
る。

【００３５】

【発明の効果】以上に述べた如く本発明によれば、たと
えノイズが重畳された非同期式のシリアルデータを受信
する場合であっても、該ノイズが周期的に発生するもの
で且つその周期が上記各ビット当たり多数点サンプリン
グするそのサンプリング間隔に一致しない限りは、伝送
路上で発生するノイズの影響を排除し、確実にデータの
受信を行なうことが可能な非同期式データ受信装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る全体の回路構成を示す
ブロック図。

【図２】図１のシリアルデータ受信装置内のより詳細な
回路構成を示すブロック図。

【図３】図１の転送レートレジスタ及びサンプリングタ
イミングレジスタのデータ保持状態を例示する図。

【図４】同実施例に係る動作を説明するためのタイミン
グチャート。

【符号の説明】

１…シリアルデータ送信装置、２…シリアルデータ受信
装置、３…伝送路、１１…転送レートレジスタ、１２ａ
〜１２ｃ…サンプリングタイミングレジスタ、１３…サ
ンプリングタイミング信号発生器、１３ａ…カウンタ、
１３ｂ…比較演算回路、１４…シリアルデータ再生器、
１４ａ…フラグレジスタ、１４ｂ…多数決演算回路、１
４ｃ…シフトレジスタ、１５…制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 転送されてくる非同期式のシリアルデー
   タの転送速度に対して充分早いカウント動作を行なうカ
   ウント手段と、 このカウント手段のカウント値により上記非同期式のシ
   リアルデータに対して各ビット当たり３点以上サンプリ
   ング保持するサンプリング手段と、 このサンプリング手段で保持した内容を多数決演算する
   ことで各ビットデータを作成して出力する演算手段とを
   具備したことを特徴とする非同期式データ受信装置。
2. 【請求項２】 上記カウント値のカウント値によりサン
   プリングタイミングを検出する検出手段をさらに備え、
   この検出手段の検出出力により上記サンプリング手段で
   シリアルデータに対して各ビット当たり少なくとも３点
   をサンプリング保持させることを特徴とする請求項１記
   載の非同期式データ受信装置。
3. 【請求項３】 上記カウント手段は転送レートとサンプ
   リングタイミングを保持するレジスタを有し、 このレジスタに転送レートとサンプリングタイミングと
   を設定保持させる設定手段をさらに備えたことを特徴と
   する請求項１記載の非同期式データ受信装置。