JP3137090B2 - エラー検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータ転
送におけるノイズ等によるエラーを検出してデータ受信
の誤動作を防止するためのエラー検出回路に関する。

【０００２】

【従来の技術】シリアルデータ転送時にノイズ等による
エラーが発生すると、正しい受信を行なうことができず
データ受信に誤動作を生じることとなる。そこで、受信
側においては、シリアルデータ転送時のノイズ等による
悪影響を検出して、送信元に再送信を要求するなどの対
策がとられる。

【０００３】シリアルデータ転送において、ノイズ等に
よるデータ受信の誤動作を防止するための従来の技術に
は、例えば特開昭５７−１０４３４３号公報に開示され
たようなものがある。

【０００４】特開昭５７−１０４３４３号公報の技術に
おいては、受信側に、データ転送におけるイネーブル信
号のトランジションの有無を検出する回路を設けてい
る。該トランジション検出回路は、クロック数を計数す
る第１のカウンタ、クロック数を計数し且つトランジシ
ョンでクリアされる第２のカウンタ、入力データの取捨
の判定をするために上述の両カウンタの出力を比較する
第１の比較器、上述の第２のカウンタの出力を所定値と
比較して所定のクロック数の転送の終了を検出する第２
の比較器及び該第２の比較器の出力に応答して第１の比
較器の出力をホールドするフリップフロップ等を有して
構成される。該トランジション検出回路により、イネー
ブル信号、クロック信号及びデータの３つの信号を有す
るシリアルデータ伝送システムにおけるデータ転送中の
イネーブル信号のトランジションを検出し、該検出結果
に基づいて、データ転送終了と同時にトランジションの
発生による誤動作を防止することを可能としている。

【０００５】

【発明が解決しようとする課題】上述したように特開昭
５７−１０４３４３号公報には、受信側に、データ転送
におけるイネーブル信号のトランジションの有無を検出
する回路を設け、データ転送中のイネーブル信号のトラ
ンジションを検出することにより、トランジションの発
生による誤動作の防止を可能としている。

【０００６】しかしながら、特開昭５７−１０４３４３
号公報に示されたトランジション検出回路は、第１及び
第２のカウンタ、第１及び第２の比較器、及びフリップ
フロップ等から構成され、回路規模が大きくなるという
欠点があった。回路規模が大きいと、回路面積縮小及び
低消費電力が求められる携帯用機器等のＬＳＩ（大規模
集積回路）には適用することができない。

【０００７】その他の転送エラー処理に係る従来の技術
としては、例えば、特開平８−６５２９４号公報及び特
開平１−３１８４４１号公報等に示されたものがある。

【０００８】特開平８−６５２９４号公報の技術は、シ
リアルデータ通信において、受信したキャラクタ同期用
のビット列内に多少のビットエラーが発生してもキャラ
クタ同期検出を可能とするものである。この技術は、キ
ャラクタ同期検出回路におけるキャラクタ同期パターン
の判定に冗長性を持たせて、キャラクタ同期の維持を図
るものであり、転送エラーを検出する技術ではない。

【０００９】特開平１−３１８４４１号公報は、デジタ
ル無線伝送装置において、位相同期エラーによる不具合
を防止し受信信号の位相同期を確立するための技術であ
り、シリアルデータ転送に係るエラー検出に関する技術
ではない。

【００１０】本発明は、上述した事情に鑑みてなされた
もので、簡単で且つ小規模な回路構成により、シリアル
データ転送におけるノイズ等によるエラーを効果的に検
出し得るエラー検出回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係るエラー検出回路は、１フ
レームがＮビット（Ｎは２以上の自然数）のシリアルデ
ータ転送における転送エラーを検出するエラー検出回路
において、フレーム同期信号を該フレーム同期信号の本
来のパルス幅にほぼ相当する周期のクロック信号でサン
プリングするＮビットのシフトレジスタと、前記シフト
レジスタから出力されるＮビットのデータのうちの最新
の１ビットがアクティブのときにその他のＮ−１ビット
にアクティブとなる値が含まれているか否かを前記クロ
ック信号に同期して検出し、エラーフラグ信号として出
力するエラー弁別部と、を具備する。

【００１２】また、本発明の第２の観点に係るエラー検
出回路は、１フレームがＮビット（Ｎは２以上の自然
数）のシリアルデータ転送における転送エラーを検出す
るエラー検出回路において、フレーム同期信号を該フレ
ーム同期信号の本来のパルス幅にほぼ相当する周期のク
ロック信号でサンプリングするＮビットのシフトレジス
タと、前記シフトレジスタから出力されるＮビットのデ
ータのうちの最新の１ビットを除くＮ−１ビットの値の
論理和をとる論理和回路と、前記論理和回路の出力と前
記シフトレジスタから出力されるＮビットのうちの最新
の１ビットの値との論理積をとる論理積回路と、前記論
理積回路の出力を前記クロック信号でセットして、エラ
ーフラグ信号を出力するフリップフロップと、を具備す
る。

【００１３】本発明のエラー検出回路においては、１フ
レームがＮビットのシリアルデータ転送における転送エ
ラーを検出するエラー検出回路において、Ｎビットのシ
フトレジスタにより、フレーム同期信号を該フレーム同
期信号の本来のパルス幅にほぼ相当する周期のクロック
信号でサンプリングし、エラー弁別部により該シフトレ
ジスタから出力されるＮビットのデータのうちの最新の
１ビットがアクティブのときにその他のＮ−１ビットに
アクティブとなる値が含まれているか否かを前記クロッ
ク信号に同期して検出し、エラーフラグ信号として出力
する。したがって、簡単で且つ小規模な回路構成によ
り、シリアルデータ転送におけるノイズ等によるエラー
を効果的に検出することができる。

【００１４】

【発明の実施の形態】以下、図１及び図２を参照して本
発明によるエラー検出回路の第１の実施の形態を説明す
る。

【００１５】図１は、本発明の第１の実施の形態に係る
エラー検出回路の構成を示している。図１に示すエラー
検出回路は、３線色のシリアルデータ通信で且つデータ
転送の１フレームが１６ビット構成の場合の例である。

【００１６】図１のエラー検出回路は、１６ビットシフ
トレジスタ１及びエラー弁別部２で構成されている。

【００１７】１６ビットシフトレジスタ１は、シリアル
入力で且つ１６ビットパラレル出力のシフトレジスタで
ある。１６ビットシフトレジスタ１には、フレーム同期
信号Ｓｙｎｃ及びクロック信号Ｃｌｏｃｋが入力され、
フレーム同期信号Ｓｙｎｃがクロック信号Ｃｌｏｃｋに
よって、サンプリングされる。

【００１８】すなわち、１６ビットシフトレジスタ１に
おいて、フレーム同期信号Ｓｙｎｃは、クロック信号Ｃ
ｌｏｃｋの最初の立ち下がりエッジで保持され、その値
は信号ｓｉ［０］（「［０］」は、ビット番号が“０”
であることを示す）として出力される。この信号ｓｉ
［０］の値は、次のクロック信号Ｃｌｏｃｋの立ち下が
りエッジで保持されてｓｉ［１］（「［１］」は、ビッ
ト番号が“１”であることを示す）として出力され、こ
のときのフレーム同期信号Ｓｙｎｃの値が（クロック信
号Ｃｌｏｃｋの）同じ立ち下がりエッジで保持され、そ
の値は信号ｓｉ［０］として出力される。以後同様にし
て、フレーム同期信号Ｓｙｎｃは、１６クロックにわた
ってシフトされて、１６ビットシフトレジスタ１から
は、それぞれ１６ビットのパラレル出力として信号ｓｉ
［１５：０］（「［１５：０］」は、ビット番号“０”
〜“１５”の範囲であることを示す）が出力される。

【００１９】エラー弁別部２は、１５入力論理和（オ
ア）回路３、２入力論理積（アンド）回路４及びクロッ
ク同期式セットフリップフロップ５を有し、１６ビット
シフトレジスタ１の１６ビットパラレル出力に基づい
て、ノイズ等に起因するフレーム同期信号Ｓｙｎｃのパ
ルス間隔及びパルス幅等のタイミングエラーを弁別す
る。

【００２０】１６ビットシフトレジスタ１から出力され
る１６ビットの信号ｓｉ［１５：０］のうち、信号ｓｉ
［１５：１］（「［１５：１］」は、ビット番号“１”
〜“１５”の範囲であることを示す）の１５ビットの信
号は、１５入力論理和回路３に入力される。１５入力論
理和回路３の出力と信号ｓｉ［０］は、２入力論理積回
路４に入力される。２入力論理積回路４の出力は、クロ
ック同期式セットフリップフロップ５のセット入力に入
力される。該クロック同期式セットフリップフロップ５
は、セット入力がアクティブであればクロック信号Ｃｌ
ｏｃｋに同期して、出力がアクティブとなり、エラーフ
ラグ信号Ｅｒとして出力される。

【００２１】次に、図１のエラー検出回路の動作につい
て、図２に示すタイミングチャートを参照して説明す
る。

【００２２】通常、３線式のシリアルデータ通信で、１
フレームが１６ビット構成の場合、図２の（ａ）に示さ
れるように、クロック信号Ｃｌｏｃｋの１周期を時間Ｔ
とすると、フレーム同期信号Ｓｙｎｃの周期は１６×Ｔ
以上となる。このように、フレーム同期信号Ｓｙｎｃと
クロック信号Ｃｌｏｃｋが通常の信号タイミングの場合
には、１６ビットシフトレジスタ１のパラレル出力信号
ｓｉ［１５：０］においてアクティブになる信号線は２
本以上存在しない。このため、２入力論理積回路４の出
力がアクティブになることはなく、よってエラーフラグ
信号Ｅｒはアクティブにはならない。

【００２３】図２の（ｂ）に示されるように、ノイズ等
が原因でフレーム同期信号Ｓｙｎｃのある同期パルスと
その次の同期パルスとの間隔が１６×Ｔ未満になる場合
には、次の同期パルスを信号ｓｉ［０］としてサンプリ
ングした時に、直前にサンプリングされた同期パルスは
信号ｓｉ［１］〜信号ｓｉ［１５］のいずれかにシフト
されているため、１６ビットシフトレジスタ１のパラレ
ル出力信号ｓｉ［１５：０］においてアクティブになる
信号線は２本以上存在する。

【００２４】このとき、信号ｓｉ［０］がアクティブで
あり、信号ｓｉ［１５：１］の中に直前にサンプリング
された同期パルスによりアクティブとなっているビット
（信号線）が必ず存在する。このため、１５入力論理和
回路３の出力がアクティブ、２入力論理積回路４の出力
がアクティブとなり、よってクロック同期式セットフリ
ップフロップ５がクロック信号Ｃｌｏｃｋに同期してセ
ットされて、エラーフラグ信号Ｅｒはアクティブにな
る。このエラーフラグ信号Ｅｒによって、エラーを検出
することができる。

【００２５】図２の（ｃ）に示されるように、ノイズ等
が原因でフレーム同期信号Ｓｙｎｃの同期パルスのアク
ティブ幅が１．５×Ｔ間隔以上になる場合には、１６ビ
ットシフトレジスタ１の出力信号ｓｉ［０］が２クロッ
ク以上にわたってアクティブとなるため、１６ビットシ
フトレジスタ１のパラレル出力信号ｓｉ［１５：０］の
うちでアクティブになる信号線は２本以上存在すること
になる。

【００２６】このとき、アクティブ幅が拡がった同期パ
ルスにより、信号ｓｉ［０］と信号ｓｉ［１］とがアク
ティブとなる状態が必ず生じる。このため、１５入力論
理和回路３の出力がアクティブ、２入力論理積回路４の
出力がアクティブとなり、よってクロック同期式セット
フリップフロップ５がクロック信号Ｃｌｏｃｋに同期し
てセットされて、エラーフラグ信号Ｅｒはアクティブに
なる。このエラーフラグ信号Ｅｒによって、エラーを検
出することができる。

【００２７】このようにして、従来の例えば特開昭５７
−１０４３４３号公報に示された構成よりも小規模な回
路構成によってエラー検出を行なうことができる。すな
わち、３線式のシリアルデータ通信で、１フレームが１
６ビット構成で、クロック信号Ｃｌｏｃｋの１周期を時
間Ｔとすると、フレーム同期信号Ｓｙｎｃのある同期パ
ルスとその次の同期パルスとの間隔が１６×Ｔ未満とな
るエラー、及び同期パルスのアクティブ幅が１．５×Ｔ
以上となるエラーを同一の回路で検出することができ
る。これらのエラー検出により、ノイズ等によるシリア
ルデータ受信処理の誤動作を防止することができる。

【００２８】次に、図３及び図４を参照して本発明によ
るエラー検出回路の第２の実施の形態を説明する。

【００２９】図３は、本発明の第２の実施の形態に係る
エラー検出回路の構成を示している。この実施の形態
は、１フレームのビット数を一般化し、１フレームをＮ
ビット（Ｎは２以上の自然数）に拡張したものである。
すなわち、図３に示すエラー検出回路は、３線色のシリ
アルデータ通信で且つデータ転送の１フレームがＮビッ
ト構成の場合である。

【００３０】図１のエラー検出回路は、Ｎビットシフト
レジスタ１１及びエラー弁別部１２で構成されている。

【００３１】Ｎビットシフトレジスタ１１は、シリアル
入力で且つＮビットパラレル出力のシフトレジスタであ
る。Ｎビットシフトレジスタ１１には、フレーム同期信
号Ｓｙｎｃ及びクロック信号Ｃｌｏｃｋが入力され、フ
レーム同期信号Ｓｙｎｃがクロック信号Ｃｌｏｃｋによ
って、サンプリングされる。

【００３２】すなわち、Ｎビットシフトレジスタ１１に
おいて、フレーム同期信号Ｓｙｎｃは、クロック信号Ｃ
ｌｏｃｋの最初の立ち下がりエッジで保持され、その値
は信号ｓｉ［０］として出力される。この信号ｓｉ
［０］の値は、次のクロック信号Ｃｌｏｃｋの立ち下が
りエッジで保持されてｓｉ［１］として出力され、この
ときのフレーム同期信号Ｓｙｎｃの値が同じ立ち下がり
エッジで保持され、その値は信号ｓｉ［０］として出力
される。以後同様にして、フレーム同期信号Ｓｙｎｃ
は、Ｎクロックにわたってシフトされて、Ｎビットシフ
トレジスタ１１からは、それぞれＮビットのパラレル出
力として信号ｓｉ［Ｎ−１：０］（「［Ｎ−１：０］」
は、ビット番号“０”〜“（Ｎ−１）”の範囲であるこ
とを示す）が出力される。

【００３３】エラー弁別部１２は、（Ｎ−１）入力論理
和回路１３、並びに図１と同様の２入力論理積回路４及
びクロック同期式セットフリップフロップ５を有し、Ｎ
ビットシフトレジスタ１１のＮビットパラレル出力に基
づいて、ノイズ等に起因するフレーム同期信号Ｓｙｎｃ
のパルス間隔及びパルス幅等のタイミングエラーを弁別
する。

【００３４】Ｎビットシフトレジスタ１１から出力され
るＮビットの信号ｓｉ［Ｎ−１：０］のうち、信号ｓｉ
［Ｎ−１：１］（「［Ｎ−１：１］」は、ビット番号
“１”〜“（Ｎ−１）”の範囲であることを示す）の
（Ｎ−１）ビットの信号は、（Ｎ−１）入力論理和回路
１３に入力される。（Ｎ−１）入力論理和回路１３の出
力と信号ｓｉ［０］は、２入力論理積回路４に入力され
る。２入力論理積回路４の出力は、クロック同期式セッ
トフリップフロップ５のセット入力に入力される。該ク
ロック同期式セットフリップフロップ５は、セット入力
がアクティブであればクロック信号Ｃｌｏｃｋに同期し
て、出力がアクティブとなり、エラーフラグ信号Ｅｒと
して出力される。

【００３５】次に、図３のエラー検出回路の動作につい
て、図４に示すタイミングチャートを参照して説明す
る。

【００３６】通常、３線式のシリアルデータ通信で、１
フレームがＮビット構成の場合、図４の（ａ）に示され
るように、クロック信号Ｃｌｏｃｋの１周期を時間Ｔと
すると、フレーム同期信号Ｓｙｎｃの周期はＮ×Ｔ以上
となる。このように、フレーム同期信号Ｓｙｎｃとクロ
ック信号Ｃｌｏｃｋが通常の信号タイミングの場合に
は、Ｎビットシフトレジスタ１１のパラレル出力信号ｓ
ｉ［Ｎ−１：０］においてアクティブになる信号線は２
本以上存在しない。このため、２入力論理積回路４の出
力がアクティブになることはなく、よってエラーフラグ
信号Ｅｒはアクティブにはならない。

【００３７】図４の（ｂ）に示されるように、ノイズ等
が原因でフレーム同期信号Ｓｙｎｃのある同期パルスと
その次の同期パルスとの間隔がＮ×Ｔ未満になる場合に
は、次の同期パルスを信号ｓｉ［０］としてサンプリン
グした時に、直前にサンプリングされた同期パルスは信
号ｓｉ［１］〜信号ｓｉ［Ｎ−１］のいずれかにシフト
されているため、Ｎビットシフトレジスタ１１のパラレ
ル出力信号ｓｉ［Ｎ−１：０］においてアクティブにな
る信号線は２本以上存在する。

【００３８】このとき、信号ｓｉ［０］がアクティブで
あり、信号ｓｉ［Ｎ−１：１］の中に直前にサンプリン
グされた同期パルスによりアクティブとなっているビッ
ト（信号線）が必ず存在する。このため、（Ｎ−１）入
力論理和回路１３の出力がアクティブ、２入力論理積回
路４の出力がアクティブとなり、よってクロック同期式
セットフリップフロップ５がクロック信号Ｃｌｏｃｋに
同期してセットされて、エラーフラグ信号Ｅｒはアクテ
ィブになる。このエラーフラグ信号Ｅｒによって、エラ
ーを検出することができる。

【００３９】図４の（ｃ）に示されるように、ノイズ等
が原因でフレーム同期信号Ｓｙｎｃの同期パルスのアク
ティブ幅が１．５×Ｔ間隔以上になる場合には、Ｎビッ
トシフトレジスタ１１の出力信号ｓｉ［０］が２クロッ
ク以上にわたってアクティブとなるため、Ｎビットシフ
トレジスタ１１のパラレル出力信号ｓｉ［Ｎ−１：０］
のうちでアクティブになる信号線は２本以上存在するこ
とになる。

【００４０】このとき、アクティブ幅が拡がった同期パ
ルスにより、信号ｓｉ［０］と信号ｓｉ［１］とがアク
ティブとなる状態が必ず生じる。このため、（Ｎ−１）
入力論理和回路１３の出力がアクティブ、２入力論理積
回路４の出力がアクティブとなり、よってクロック同期
式セットフリップフロップ５がクロック信号Ｃｌｏｃｋ
に同期してセットされて、エラーフラグ信号Ｅｒはアク
ティブになる。このエラーフラグ信号Ｅｒによって、エ
ラーを検出することができる。

【００４１】このようにして、小規模な回路構成によっ
てエラー検出を行なうことができる。すなわち、３線式
のシリアルデータ通信で、１フレームがＮビット構成
で、クロック信号Ｃｌｏｃｋの１周期を時間Ｔとする
と、フレーム同期信号Ｓｙｎｃのある同期パルスとその
次の同期パルスとの間隔がＮ×Ｔ未満となるエラー、及
び同期パルスのアクティブ幅が１．５×Ｔ以上となるエ
ラーを同一の回路で検出することができる。これらのエ
ラー検出により、ノイズ等によるシリアルデータ受信処
理の誤動作を防止することができる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
簡単で且つ小規模な回路構成により、シリアルデータ転
送におけるノイズ等によるエラーを効果的に検出し得る
エラー検出回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るエラー検出回
路の構成を示すブロック図である。

【図２】図１のシステムの動作を説明するためのタイミ
ングチャートである。

【図３】本発明の第２の実施の形態に係るエラー検出回
路の構成を示すブロック図である。

【図４】図３のシステムの動作を説明するためのタイミ
ングチャートである。

【符号の説明】

１ １６ビットシフトレジスタ ２ エラー弁別部 ３ １５入力論理和回路 ４ ２入力論理積回路 ５ クロック同期式セットフリップフロップ １１ Ｎビットシフトレジスタ １２ エラー弁別部 １３ （Ｎ−１）入力論理和回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/00 G01R 23/15 H03K 5/19

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１フレームがＮビット（Ｎは２以上の自然
   数）のシリアルデータ転送における転送エラーを検出す
   るエラー検出回路において、 フレーム同期信号を該フレーム同期信号の本来のパルス
   幅にほぼ相当する周期のクロック信号でサンプリングす
   るＮビットのシフトレジスタと、 前記シフトレジスタから出力されるＮビットのデータの
   うちの最新の１ビットがアクティブのときにその他のＮ
   −１ビットにアクティブとなる値が含まれているか否か
   を前記クロック信号に同期して検出し、エラーフラグ信
   号として出力するエラー弁別部と、を具備することを特
   徴とするエラー検出回路。
2. 【請求項２】１フレームがＮビット（Ｎは２以上の自然
   数）のシリアルデータ転送における転送エラーを検出す
   るエラー検出回路において、 フレーム同期信号を該フレーム同期信号の本来のパルス
   幅にほぼ相当する周期のクロック信号でサンプリングす
   るＮビットのシフトレジスタと、 前記シフトレジスタから出力されるＮビットのデータの
   うちの最新の１ビットを除くＮ−１ビットの値の論理和
   をとる論理和回路と、 前記論理和回路の出力と前記シフトレジスタから出力さ
   れるＮビットのうちの最新の１ビットの値との論理積を
   とる論理積回路と、 前記論理積回路の出力を前記クロック信号でセットし
   て、エラーフラグ信号を出力するフリップフロップと、
   を具備することを特徴とするエラー検出回路。