JP3037201B2 - 誤同期検出装置 - Google Patents
誤同期検出装置Info
- Publication number
- JP3037201B2 JP3037201B2 JP9134102A JP13410297A JP3037201B2 JP 3037201 B2 JP3037201 B2 JP 3037201B2 JP 9134102 A JP9134102 A JP 9134102A JP 13410297 A JP13410297 A JP 13410297A JP 3037201 B2 JP3037201 B2 JP 3037201B2
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- symbol
- sign
- clock
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、π／４シフトＤ
ＱＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｒｔｅｒ
ｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復
調器におけるビット同期回路の誤同期検出装置に関す
る。
ＱＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｒｔｅｒ
ｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）復
調器におけるビット同期回路の誤同期検出装置に関す
る。
【０００２】
【従来の技術】従来のデジタル携帯電話機などで誤同期
検出装置は、図６に示す通りであり、シンボル区間の前
後半の位相変化の符号比較をフリップフロップ１０１と
これの入出力端子間に接続された排他的論理和（ＥＸ−
ＯＲ）回路１０２とにより行い、このＥＸ−ＯＲ回路１
０２の出力を４ビットのアップダウンカウンタ１０３の
アップダウン端子に入力している。更に、アップダウン
カウンタ１０３は、再生シンボルタイミングクロックに
わずかな遅延を加えた信号をクロックとしてアップダウ
ンカウントを行い、一定の初期値からダウンカウントに
より値が０に達した場合に、誤同期検出出力を行う。
検出装置は、図６に示す通りであり、シンボル区間の前
後半の位相変化の符号比較をフリップフロップ１０１と
これの入出力端子間に接続された排他的論理和（ＥＸ−
ＯＲ）回路１０２とにより行い、このＥＸ−ＯＲ回路１
０２の出力を４ビットのアップダウンカウンタ１０３の
アップダウン端子に入力している。更に、アップダウン
カウンタ１０３は、再生シンボルタイミングクロックに
わずかな遅延を加えた信号をクロックとしてアップダウ
ンカウントを行い、一定の初期値からダウンカウントに
より値が０に達した場合に、誤同期検出出力を行う。
【０００３】この場合、同じ方向に位相が変化するデー
タパターンでも数値が上昇し、誤同期によりダウンカウ
ントしても数値は０に至らない。なお、フリップフロッ
プ１０４，１０５および否定論理和（ＯＲ）回路１０６
はアップダウンカウンタ１０３の初期化に用いられる。
タパターンでも数値が上昇し、誤同期によりダウンカウ
ントしても数値は０に至らない。なお、フリップフロッ
プ１０４，１０５および否定論理和（ＯＲ）回路１０６
はアップダウンカウンタ１０３の初期化に用いられる。
【０００４】かかる誤同期検出回路では、位相が逆方向
のデータパターンを利用して、前記のようにシンボル区
間の前後半の位相の変化方向を検出し、前半と後半が逆
方向に変化した場合に、誤同期と判定している。なお、
順方向のデータパターンからの判定はできない。
のデータパターンを利用して、前記のようにシンボル区
間の前後半の位相の変化方向を検出し、前半と後半が逆
方向に変化した場合に、誤同期と判定している。なお、
順方向のデータパターンからの判定はできない。
【０００５】また、図７はこのような動作における図６
の回路各部の信号のタイミング図を示し、ＢＴＲはフリ
ップフロップ１０１に入力される再生クロック、ＢＡＲ
は再生シンボルクロック、ＢＡＲＤはアップダウンカウ
ンタ１０３に入力されるカウンタクロック、ＥＳＹＮＣ
はＥＸ−ＯＲ回路１０２の出力、Ｕ／Ｄはアップカウン
トまたはダウンカウントのモードを示す。
の回路各部の信号のタイミング図を示し、ＢＴＲはフリ
ップフロップ１０１に入力される再生クロック、ＢＡＲ
は再生シンボルクロック、ＢＡＲＤはアップダウンカウ
ンタ１０３に入力されるカウンタクロック、ＥＳＹＮＣ
はＥＸ−ＯＲ回路１０２の出力、Ｕ／Ｄはアップカウン
トまたはダウンカウントのモードを示す。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の誤同期検出装置では、同じ方向に位相が変化する
順方向のデータパタンが続くと、シンボルタイミングが
ずれていても、前半と後半の位相変化が同符号になり、
カウント値が前記のように上昇するので、誤同期により
カウントダウン相殺してしまい、なかなか誤同期が検出
されないという課題があった。
従来の誤同期検出装置では、同じ方向に位相が変化する
順方向のデータパタンが続くと、シンボルタイミングが
ずれていても、前半と後半の位相変化が同符号になり、
カウント値が前記のように上昇するので、誤同期により
カウントダウン相殺してしまい、なかなか誤同期が検出
されないという課題があった。
【０００７】この発明は前記のような課題を解決するも
のであり、同方向の位相変化が連続しても、短期間で誤
同期を検出することができる誤同期検出装置を得ること
を目的とする。
のであり、同方向の位相変化が連続しても、短期間で誤
同期を検出することができる誤同期検出装置を得ること
を目的とする。
【０００８】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかる誤同期検出装置は、シンボルレー
トの偶数倍のクロック及び初期カウント値を入力とし
て、シンボルレートの１／２周期のタイミング信号を発
生するプログラマブルカウンタと、前記タイミング信号
を入力することにより、π／４シフトＤＱＰＳＫ信号の
位相変化をシンボルレートの１／２周期毎に測定する位
相測定回路と、該位相測定回路の出力にもとづき各シン
ボル区間の前半の位相変化と後半の位相変化との差を比
較する位相変化比較手段とを有して、前記各シンボル区
間の前半の位相変化と後半の位相変化との差を最小とす
るために、前記プログラマブルカウンタの値を増減する
ビット同期回路を備え、アップダウンカウンタにより、
前半の位相変化の符号と後半の位相変化の符号とが異な
るときクロックを所定量カウントダウンさせ、前半の位
相変化の符号と後半の位相変化の符号とが同一のとき前
記所定量より少ない別の所定量をカウントアップさせ、
前記アップダウンカウンタの値が規定の値まで下がった
とき、シンボルタイミング誤同期と認識するようにした
ものである。
求項１の発明にかかる誤同期検出装置は、シンボルレー
トの偶数倍のクロック及び初期カウント値を入力とし
て、シンボルレートの１／２周期のタイミング信号を発
生するプログラマブルカウンタと、前記タイミング信号
を入力することにより、π／４シフトＤＱＰＳＫ信号の
位相変化をシンボルレートの１／２周期毎に測定する位
相測定回路と、該位相測定回路の出力にもとづき各シン
ボル区間の前半の位相変化と後半の位相変化との差を比
較する位相変化比較手段とを有して、前記各シンボル区
間の前半の位相変化と後半の位相変化との差を最小とす
るために、前記プログラマブルカウンタの値を増減する
ビット同期回路を備え、アップダウンカウンタにより、
前半の位相変化の符号と後半の位相変化の符号とが異な
るときクロックを所定量カウントダウンさせ、前半の位
相変化の符号と後半の位相変化の符号とが同一のとき前
記所定量より少ない別の所定量をカウントアップさせ、
前記アップダウンカウンタの値が規定の値まで下がった
とき、シンボルタイミング誤同期と認識するようにした
ものである。
【０００９】また、請求項２の発明にかかる誤同期検出
装置は、アップダウンカウンタにより、前半の位相変化
の符号と後半の位相変化の符号とが異なるときカウント
ダウンさせ、前半の位相変化の符号と後半の位相変化の
符号とが同一のときカウントアップさせ、一つ前のシン
ボル区間の後半の符号と現在のシンボル区間の前半の符
号とが異符号のときカウントアップさせ、一つ前のシン
ボル区間の後半の符号と、現在のシンボル区間の前半の
符号とが異符号のときカウントアップさせ、前記アップ
ダウンカウンタの値が規定の値まで下がったとき、シン
ボルタイミング誤同期と認識するようにしたものであ
る。
装置は、アップダウンカウンタにより、前半の位相変化
の符号と後半の位相変化の符号とが異なるときカウント
ダウンさせ、前半の位相変化の符号と後半の位相変化の
符号とが同一のときカウントアップさせ、一つ前のシン
ボル区間の後半の符号と現在のシンボル区間の前半の符
号とが異符号のときカウントアップさせ、一つ前のシン
ボル区間の後半の符号と、現在のシンボル区間の前半の
符号とが異符号のときカウントアップさせ、前記アップ
ダウンカウンタの値が規定の値まで下がったとき、シン
ボルタイミング誤同期と認識するようにしたものであ
る。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図２はデジタル携帯電話機におい
て、π／４シフトＤＱＰＳＫ変調波の復調に用いる遅延
検波回路のクロック再生用のビット同期回路を示す。同
図において、３は位相測定回路としてのビットレート位
相差算出部であり、クロック再生部５がシンボルレート
の偶数倍のクロックおよび初期カウント値を入力とし
て、同期用クロックを分周して出力するシンボルレート
の１／２周期の再生クロック（以下、ビットレートクロ
ックと呼ぶ）を入力することにより、π／４シフトＤＱ
ＰＳＫ信号の位相変化をシンボルレートの１／２周期で
測定する。また、４は位相変化比較手段としてのシンボ
ル前半後半位相差判定部で、これが各シンボル区間の前
半の位相変化と後半の位相変化の差を最小とすべくプロ
グラマブルカウンタとしてのクロック再生部５のカウン
タ値を修正し、再生シンボルクロックを得る。６は誤同
期検出部である。
図について説明する。図２はデジタル携帯電話機におい
て、π／４シフトＤＱＰＳＫ変調波の復調に用いる遅延
検波回路のクロック再生用のビット同期回路を示す。同
図において、３は位相測定回路としてのビットレート位
相差算出部であり、クロック再生部５がシンボルレート
の偶数倍のクロックおよび初期カウント値を入力とし
て、同期用クロックを分周して出力するシンボルレート
の１／２周期の再生クロック（以下、ビットレートクロ
ックと呼ぶ）を入力することにより、π／４シフトＤＱ
ＰＳＫ信号の位相変化をシンボルレートの１／２周期で
測定する。また、４は位相変化比較手段としてのシンボ
ル前半後半位相差判定部で、これが各シンボル区間の前
半の位相変化と後半の位相変化の差を最小とすべくプロ
グラマブルカウンタとしてのクロック再生部５のカウン
タ値を修正し、再生シンボルクロックを得る。６は誤同
期検出部である。
【００１１】このようなビット同期回路においては、再
生シンボルクロックがちょうど１／２周期ずれた場合、
シンボル区間の前半の位相変化と後半の位相変化との差
は正符号と負符号が同一確率で出現し、シンボルクロッ
クの位相修正方向がその場で振動してしまい、いつまで
たってもシンボルタイミングに一致しない。本来前半の
位相変化と後半の位相変化とは同符号であるが、前記の
ようにシンボルクロックが１／２周期ずれた場合、異符
号が含まれる。誤同期検出部６は、この異符号の回数を
監視し、適当な時期にシンボルクロックを反転して出力
する。
生シンボルクロックがちょうど１／２周期ずれた場合、
シンボル区間の前半の位相変化と後半の位相変化との差
は正符号と負符号が同一確率で出現し、シンボルクロッ
クの位相修正方向がその場で振動してしまい、いつまで
たってもシンボルタイミングに一致しない。本来前半の
位相変化と後半の位相変化とは同符号であるが、前記の
ようにシンボルクロックが１／２周期ずれた場合、異符
号が含まれる。誤同期検出部６は、この異符号の回数を
監視し、適当な時期にシンボルクロックを反転して出力
する。
【００１２】図１は前記誤同期検出部６の詳細を示す誤
同期検出回路であり、これが図６に示した回路に、ＥＸ
−ＱＲ回路１０２の出力および再生シンボルクロックを
入力とするＡＮＤ回路１０７，このＡＮＤ回路１０７の
出力を入力とするフリップフロップ１０８およびＮＡＮ
Ｄ回路１０９を付加したものからなる。これによれば、
フリップフロップ１０１の入出力端子間に接続されたＥ
Ｘ−ＯＲ１０２より、シンボルレートの１／２周期で隣
り合う期間の位相変化方向信号（ＥＳＹＮＣ）が出力さ
れる。この位相変化方向信号は前後半の位相変化の比較
結果が同符号の時”Ｈ”、異符号の時”Ｌ”になる。こ
の比較結果により、位相変化方向信号はアップダウンカ
ウンタ１０３のアップダウン端子に送られ、アップダウ
ンカウンタ１０３は、再生シンボルクロック（ＢＡＲ）
に少し遅延を加えたカウンタクロック（ＢＡＲＤ）の立
ち上がりで値を更新する。図３は再生シンボルクロック
が１／２周期ずれた例を表す。
同期検出回路であり、これが図６に示した回路に、ＥＸ
−ＱＲ回路１０２の出力および再生シンボルクロックを
入力とするＡＮＤ回路１０７，このＡＮＤ回路１０７の
出力を入力とするフリップフロップ１０８およびＮＡＮ
Ｄ回路１０９を付加したものからなる。これによれば、
フリップフロップ１０１の入出力端子間に接続されたＥ
Ｘ−ＯＲ１０２より、シンボルレートの１／２周期で隣
り合う期間の位相変化方向信号（ＥＳＹＮＣ）が出力さ
れる。この位相変化方向信号は前後半の位相変化の比較
結果が同符号の時”Ｈ”、異符号の時”Ｌ”になる。こ
の比較結果により、位相変化方向信号はアップダウンカ
ウンタ１０３のアップダウン端子に送られ、アップダウ
ンカウンタ１０３は、再生シンボルクロック（ＢＡＲ）
に少し遅延を加えたカウンタクロック（ＢＡＲＤ）の立
ち上がりで値を更新する。図３は再生シンボルクロック
が１／２周期ずれた例を表す。
【００１３】前記位相変化方向信号は再生シンボルクロ
ックの立ち上がりで、再生シンボルクロック区間の前後
半の位相変化の比較結果を、一方、再生シンボルクロッ
クの立ち下がりで、一つ前のシンボル区間の後半の位相
変化と現在のシンボル区間の前半の位相変化との比較結
果をそれぞれ表しているので、同期確立後は立ち上がり
時は必ず”Ｈ”になるものの、いま、１／２周期ずれて
いるので再生シンボルクロックの立ち上がりで位相変化
方向信号が”Ｌ”の場合が存在している。
ックの立ち上がりで、再生シンボルクロック区間の前後
半の位相変化の比較結果を、一方、再生シンボルクロッ
クの立ち下がりで、一つ前のシンボル区間の後半の位相
変化と現在のシンボル区間の前半の位相変化との比較結
果をそれぞれ表しているので、同期確立後は立ち上がり
時は必ず”Ｈ”になるものの、いま、１／２周期ずれて
いるので再生シンボルクロックの立ち上がりで位相変化
方向信号が”Ｌ”の場合が存在している。
【００１４】ここで、１／２周期ずれているにもかかわ
らず”Ｈ”になっている区間は、同方向の位相変化が続
いた結果である。ＡＮＤ回路１０７はシンボル区間の前
半での位相変化方向信号が”Ｈ”の場合、ＡＮＤ回路１
０７の出力側に”Ｈ”パルスを出力する。このため、フ
リップフロップ１０８の出力ＱはＡＮＤ回路１０７の出
力側ＳＹ１の”Ｈ”パルスの１回ごとに反転する。ま
た、ＮＡＮＤ回路１０９は位相変化方向信号が”Ｈ”に
なったときのＩ回おきに”Ｌ”を出力し、アップダウン
カウンタ１０３を一時停止する。
らず”Ｈ”になっている区間は、同方向の位相変化が続
いた結果である。ＡＮＤ回路１０７はシンボル区間の前
半での位相変化方向信号が”Ｈ”の場合、ＡＮＤ回路１
０７の出力側に”Ｈ”パルスを出力する。このため、フ
リップフロップ１０８の出力ＱはＡＮＤ回路１０７の出
力側ＳＹ１の”Ｈ”パルスの１回ごとに反転する。ま
た、ＮＡＮＤ回路１０９は位相変化方向信号が”Ｈ”に
なったときのＩ回おきに”Ｌ”を出力し、アップダウン
カウンタ１０３を一時停止する。
【００１５】図４はこの発明の実施の他の形態を示す。
ここでは、図５のタイミング図のように再生シンボルク
ロックが１／２周期ずれた例を表す。図４においては、
ＥＸ−ＱＲ回路１０２からの位相変化方向信号および再
生シンボルクロックを、それぞれ直接ＡＮＤ回路１１２
に入力するとともに、各一のＮＯＴ回路１１０，１１１
を通してＡＮＤ回路１１３へ入力し、これらの各ＡＮＤ
回路１１２，１１３の出力をＯＲ回路１１４を介してア
ップダウンカウンタ１０３のアップダウン端子に入力す
る構成とされている。
ここでは、図５のタイミング図のように再生シンボルク
ロックが１／２周期ずれた例を表す。図４においては、
ＥＸ−ＱＲ回路１０２からの位相変化方向信号および再
生シンボルクロックを、それぞれ直接ＡＮＤ回路１１２
に入力するとともに、各一のＮＯＴ回路１１０，１１１
を通してＡＮＤ回路１１３へ入力し、これらの各ＡＮＤ
回路１１２，１１３の出力をＯＲ回路１１４を介してア
ップダウンカウンタ１０３のアップダウン端子に入力す
る構成とされている。
【００１６】この実施の形態によれば、ＯＲ回路１１４
の出力は、シンボル区間の前後半の位相変化が同符号の
時に”Ｈ”、一つ前のシンボル区間の後半の位相変化と
現在のシンボル区間の位相変化とが異符号の時にも”
Ｈ”、シンボル区間の前後半の位相変化が異符号の時
に”Ｌ”、一つ前のシンボル区間の後半の位相変化と現
在のシンボル区間の位相変化とが同符号の時にも”Ｌ”
を出力する。
の出力は、シンボル区間の前後半の位相変化が同符号の
時に”Ｈ”、一つ前のシンボル区間の後半の位相変化と
現在のシンボル区間の位相変化とが異符号の時にも”
Ｈ”、シンボル区間の前後半の位相変化が異符号の時
に”Ｌ”、一つ前のシンボル区間の後半の位相変化と現
在のシンボル区間の位相変化とが同符号の時にも”Ｌ”
を出力する。
【００１７】ここで、一つ前のシンボル区間の後半の位
相変化と現在のシンボル区間の位相変化に相当する部分
は、本来は同期がとれたときの前後半であるため必ず同
符号になり、従って、ＯＲ回路１１４の出力は必ず”
Ｌ”レベルになっている。
相変化と現在のシンボル区間の位相変化に相当する部分
は、本来は同期がとれたときの前後半であるため必ず同
符号になり、従って、ＯＲ回路１１４の出力は必ず”
Ｌ”レベルになっている。
【００１８】一方、アップダウンカウンタ１０３には再
生クロック（ビットレートクロック）を遅延回路（ＤＥ
ＬＹ）１１５にて少し遅延させたクロックを入力してア
ップダウンカウント動作を行わせている。これにより、
シンボル区間の前後半の位相変化の比較結果と、一つ前
のシンボル区間の後半の位相変化と現在のシンボル区間
の位相変化との比較結果の両方が反映される。このた
め、同じ方向に位相が変化するデータパターンによる誤
った数値の上昇を相殺することで、誤同期により早く数
値を０にできる。以下、誤同期信号が出力される過程は
図１について説明した場合と同様である。
生クロック（ビットレートクロック）を遅延回路（ＤＥ
ＬＹ）１１５にて少し遅延させたクロックを入力してア
ップダウンカウント動作を行わせている。これにより、
シンボル区間の前後半の位相変化の比較結果と、一つ前
のシンボル区間の後半の位相変化と現在のシンボル区間
の位相変化との比較結果の両方が反映される。このた
め、同じ方向に位相が変化するデータパターンによる誤
った数値の上昇を相殺することで、誤同期により早く数
値を０にできる。以下、誤同期信号が出力される過程は
図１について説明した場合と同様である。
【００１９】
【発明の効果】以上のように、この発明によれば、アッ
プダウンカウンタにより、シンボル区間の前半の位相変
化の符号と後半の位相変化の符号とが異なるときクロッ
クを所定量カウントダウンさせ、前半の位相変化の符号
と後半の位相変化の符号とが同一のとき前記の所定量よ
り少ない別の所定量をカウントアップさせたり、前記シ
ンボル区間の前半の位相変化の符号と後半の位相変化の
符号とが異なるときカウントダウンさせ、前半の位相変
化の符号と後半の位相変化の符号とが同一のときカウン
トアップさせ、一つ前のシンボル区間の後半の符号と、
現在のシンボル区間の前半の符号とが異符号のときカウ
ントアップさせ、一つ前のシンボル区間の後半と、現在
のシンボル区間の前半の符号が異符号のときカウントア
ップさせたりすることにより、前記アップダウンカウン
タの値が規定の値まで下がったとき、シンボルタイミン
グ誤同期と認識可能にし、同一方向に変化する隣り合う
シンボルがあっても、アップダウンカウンタのカウント
値の上昇を抑制でき、より早く誤同期検出を行えるとい
う効果が得られる。
プダウンカウンタにより、シンボル区間の前半の位相変
化の符号と後半の位相変化の符号とが異なるときクロッ
クを所定量カウントダウンさせ、前半の位相変化の符号
と後半の位相変化の符号とが同一のとき前記の所定量よ
り少ない別の所定量をカウントアップさせたり、前記シ
ンボル区間の前半の位相変化の符号と後半の位相変化の
符号とが異なるときカウントダウンさせ、前半の位相変
化の符号と後半の位相変化の符号とが同一のときカウン
トアップさせ、一つ前のシンボル区間の後半の符号と、
現在のシンボル区間の前半の符号とが異符号のときカウ
ントアップさせ、一つ前のシンボル区間の後半と、現在
のシンボル区間の前半の符号が異符号のときカウントア
ップさせたりすることにより、前記アップダウンカウン
タの値が規定の値まで下がったとき、シンボルタイミン
グ誤同期と認識可能にし、同一方向に変化する隣り合う
シンボルがあっても、アップダウンカウンタのカウント
値の上昇を抑制でき、より早く誤同期検出を行えるとい
う効果が得られる。
【図１】 この発明の実施の一形態による誤同期検出装
置を示すブロック図である。
置を示すブロック図である。
【図２】 図１における誤同期検出装置を有するビット
同期回路を示すブロック図である。
同期回路を示すブロック図である。
【図３】 図１に示す回路各部の信号を示すタイミング
図である。
図である。
【図４】 この発明の実施の他の形態による誤同期検出
装置を示すブロック図である。
装置を示すブロック図である。
【図５】 図４に示す回路各部の信号を示すタイミング
図である。
図である。
【図６】 従来の誤同期検出装置を示すブロック図であ
る。
る。
【図７】 図６に示す回路各部の信号を示すタイミング
図である。
図である。
３…ビットレート位相差算出部（位相測定回路） ４…シンボル前後半位相差判定部（位相変化比較手段） ５…プログラマブルカウンタ（クロック再生部） ６…誤同期検出部 １０３…アップダウンカウンタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/22 H04L 7/00
Claims (2)
- 【請求項１】 シンボルレートの偶数倍のクロック及び
初期カウント値を入力として、シンボルレートの１／２
周期のタイミング信号を発生するプログラマブルカウン
タと、 前記タイミング信号を入力することにより、π／４シフ
トＤＱＰＳＫ信号の位相変化をシンボルレートの１／２
周期毎に測定する位相測定回路と、 該位相測定回路の出力にもとづき各シンボル区間の前半
の位相変化と後半の位相変化との差を比較する位相変化
比較手段とを有して、 前記各シンボル区間の前半の位相変化と後半の位相変化
との差を最小とするために、前記プログラマブルカウン
タの値を増減するビット同期回路を備え、 アップダウンカウンタにより前記シンボル区間の前半の
位相変化の符号と後半の位相変化の符号とが異なるとき
クロックを所定量カウントダウンさせ、前半の位相変化
の符号と後半の位相変化の符号とが同一のとき前記所定
量より少ない別の所定量をカウントアップさせ、カウン
トの値が規定の値まで下がったとき、シンボルタイミン
グ誤同期と認識させることを特徴とする誤同期検出装
置。 - 【請求項２】 シンボルレートの偶数倍のクロック及び
初期カウント値を入力として、シンボルレートの１／２
周期のタイミング信号を発生するプログラマブルカウン
タと、 前記タイミング信号を入力することにより、π／４シフ
トＤＱＰＳＫ信号の位相変化をシンボルレートの１／２
周期毎に測定する位相測定回路と、 該位相測定回路の出力にもとづき各シンボル区間の前半
の位相変化と後半の位相変化との差を比較する位相変化
比較手段とを有して、 前記各シンボル区間の前半の位相変化と後半の位相変化
との差を最小とするために前記プログラマブルカウンタ
の値を増減するビット同期回路を備え、 アップダウンカウンタにより、前記シンボル区間の前半
の位相変化の符号と後半の位相変化の符号とが異なると
きカウントダウンさせ、前半の位相変化の符号と後半の
位相変化の符号とが同一のときカウントアップさせ、一
つ前のシンボル区間の後半の符号と、現在のシンボル区
間の前半の符号とが異符号のときカウントアップさせ、
一つ前のシンボル区間の後半の符号と現在のシンボル区
間の前半の符号とが異符号のときカウントアップさせ、
カウント値が規定の値まで下がったとき、シンボルタイ
ミング誤同期と認識させることを特徴とする誤同期検出
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134102A JP3037201B2 (ja) | 1997-05-23 | 1997-05-23 | 誤同期検出装置 |
| US09/081,631 US6088410A (en) | 1997-05-23 | 1998-05-20 | False-synchronization detection device for bit-synchronous circuit of . .pi/4-shift DQPSK demodulator |
| GB0206067A GB2370205B (en) | 1997-05-23 | 1998-05-22 | False-synchronization detection device for a bit-synchronous circuit of a pi/4-shift DQPSK demodulator |
| AU68038/98A AU749822B2 (en) | 1997-05-23 | 1998-05-22 | False-synchronization detection device for bit-synchronous circuit of Pi/4-shift DQPSK demodulator |
| GB9811148A GB2329559B (en) | 1997-05-23 | 1998-05-22 | False-synchronization detection device for bit-synchronous circuit of pi/4-shift dqpsk demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134102A JP3037201B2 (ja) | 1997-05-23 | 1997-05-23 | 誤同期検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10327207A JPH10327207A (ja) | 1998-12-08 |
| JP3037201B2 true JP3037201B2 (ja) | 2000-04-24 |
Family
ID=15120505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134102A Expired - Fee Related JP3037201B2 (ja) | 1997-05-23 | 1997-05-23 | 誤同期検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6088410A (ja) |
| JP (1) | JP3037201B2 (ja) |
| AU (1) | AU749822B2 (ja) |
| GB (1) | GB2329559B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357230B (en) * | 1999-12-11 | 2002-05-08 | Marconi Comm Ltd | High dynamic range error rate monitor |
| US6920592B2 (en) * | 2002-08-12 | 2005-07-19 | Broadcom Corporation | System, method, and apparatus for detecting and recovering from false synchronization |
| CN101038336B (zh) * | 2006-12-29 | 2010-05-19 | 浙江大学 | 用于导航电文比特同步的方法及其装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8401310A (nl) * | 1984-04-24 | 1985-11-18 | Philips Nv | Inrichting voor het opwekken van een kloksignaal. |
| US4653075A (en) * | 1985-03-29 | 1987-03-24 | Ford Aerospace & Communications Corp. | BPSK synchronizer using computational analysis |
| US5208839A (en) * | 1991-05-28 | 1993-05-04 | General Electric Company | Symbol synchronizer for sampled signals |
| EP0625837A3 (en) * | 1993-05-19 | 1995-05-24 | Philips Electronics Nv | Automatic mechanism for correcting incorrect synchronization for receiving a biphase modulated signal. |
-
1997
- 1997-05-23 JP JP9134102A patent/JP3037201B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-20 US US09/081,631 patent/US6088410A/en not_active Expired - Fee Related
- 1998-05-22 GB GB9811148A patent/GB2329559B/en not_active Expired - Fee Related
- 1998-05-22 AU AU68038/98A patent/AU749822B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| AU749822B2 (en) | 2002-07-04 |
| GB9811148D0 (en) | 1998-07-22 |
| GB2329559B (en) | 2002-05-29 |
| JPH10327207A (ja) | 1998-12-08 |
| US6088410A (en) | 2000-07-11 |
| GB2329559A (en) | 1999-03-24 |
| AU6803898A (en) | 1998-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08317005A (ja) | 位相変調信号復調方式 | |
| JP3037201B2 (ja) | 誤同期検出装置 | |
| JP3076519B2 (ja) | ビット同期回路及びビット同期方法 | |
| KR0148004B1 (ko) | 착오 정정장치 | |
| JP3913855B2 (ja) | チャネルストリームのエラー訂正装置及びエラー訂正方法 | |
| JPH0738630B2 (ja) | デジタルパターンデコーダおよびデコード方法 | |
| JPH08251238A (ja) | データ通信方法 | |
| JP3478290B2 (ja) | Ｄｕｔｙ補正回路 | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| JP3197058B2 (ja) | パルス計数装置 | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JP2751673B2 (ja) | デジタル通信システム用ビット誤り率測定装置 | |
| JP3502019B2 (ja) | 通信システムおよび中継ノード | |
| JP3248382B2 (ja) | Ｆｍデコーダ | |
| JP3458782B2 (ja) | Ｄｕｔｙ補正回路 | |
| JP3137090B2 (ja) | エラー検出回路 | |
| JP2870502B2 (ja) | ディジタルデータの復調装置 | |
| KR20000061191A (ko) | 이.에프.엠 신호 복조를 위한 ｔ보정장치 및 보정방법 | |
| GB2370205A (en) | False-synchronisation detection for a pi/4-shift DQPSK demodulator | |
| JP2792120B2 (ja) | ディジタル位相制御回路 | |
| JPH06141056A (ja) | エラー付加回路 | |
| JPH05342772A (ja) | 同期検出方法 | |
| JPH0388535A (ja) | 受信データ処理装置 | |
| JPH0556087A (ja) | 変調周波数検出回路 | |
| JP2000105976A (ja) | デジタルオーディオインターフェース信号復調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |