JP2792120B2 - ディジタル位相制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル位相制御回路に関し、特にフロッ
ピィディスク駆動装置に使用されるディジタル位相制御
回路に関する。

〔従来の技術〕

一般に、フロッピィディスクに対する記録は、FM（Fr
equency Modulation）方式、またはMFM（Modified Freq
uency Modulation）方式により行われているので、フロ
ッピィディスク駆動装置から出力される再生データに
は、クロックビットとデータビットが含まれている。従
って、フロッピィディスクからのデータの読出しの際に
は、クロックビットとデータビットを分離するために、
再生データに同期したクロックが必要となる。このクロ
ックを発生するための、従来のディジタル位相制御回路
の一構成例を第４図に示す。

第４図において、フロッピィディスク駆動装置から出
力される再生データ301は、基準化回路31において基準
クロック302を介して基準化され、基準化された再生デ
ータ（以下、基準化データと云う）303として出力され
て、二進カウンタ32に送られる。二進カウンタ32はリセ
ット機能を有し、第４図においてMSBは最上位ビットを
示している。Ｄタイプ・フリップフロップ33は二分周回
路としての機能を有する。

ここで、説明を簡単にするために、再生データ301はM
FM方式で、転送速度は500Kbpsとし、二進カウンタ32は
４ビット構成によるものとする。この場合、第４図にお
いて出力クロック305を500KHzとするためには、基準ク
ロック302を16MHzとすればよい。また、基準化された再
生データ303が出力クロック305の中央に位置する時を理
想的な位相関係とする。第５図（ａ）に、再生データ30
1が入力されないときの出力クロック305と、二進カウン
タ32のカウント出力値304との関係を示す。第５図
（ａ）より、上述の理想的な位相関係とは、基準化デー
タ303が、二進カウンタ32のカウンタ出力値304の零の時
に位置することである。従って、第４図に示されるよう
に、基準化データ303によって、二進カウンタ32をリセ
ットするように構成すれば、理想的な位相関係を保つこ
とができることになる。第５図（ｂ）に示されるのは、
再生データ301が入力され、上記の理想的な位相関係に
ある場合の出力クロック305と、基準化データ303と、二
進カウンタ32のカウンタ出力値304との関係を示すタイ
ミング図である。第５図（ｂ）において、基準化データ
303は10101……のパターンで構成され、連続する二つの
基準化データ303のビット間隔は、基準クロック302の32
クロック分に相当する２μsecとし、ジッタ等の再生デ
ータにおけるゆらぎは非常に小さいものとしている。

〔発明が解決しようとする課題〕

上述した従来のディジタル位相制御回路においては、
再生データが入力されると直ちに位相補正を行うため、
その直後の再生データに対して位相補正が直接影響して
しまうことになる。従って、フロッピィディスク駆動装
置から出力される再生データの特徴の一つであるピーク
シフトを持ったデータのように、ある再生データのビッ
トと、その直後のビットとの位相の中心からのずれの方
向が互いに逆になっているような場合には、ある再生デ
ータのビットに対して行われた位相補正の方向が、その
直後のビットに対して必要な位相補正の方向とは逆にな
ってしまうため同期がはずれやすくなり、結果的に、フ
ロッピィディスクの再生データ読取りエラーを生じると
いう欠点がある。

なお、第５図（ｃ）に、その同期がはずれてしまう場
合の一例を示す。第５図（ｃ）において、実線がピーク
シフトを持っている場合の再生データが入力された場合
の例で、前後に基準クロックの５クロック分相当の位相
がずれている。また、点線は、ピークシフトを持たなか
った場合の一例を示す。

〔課題を解決するための手段〕

本発明のディジタル位相制御回路は、入力データと所
定の位相関係を有する信号を出力するディジタル位相制
御回路において、連続したＮ（正の整数）ビットの入力
データと前記出力信号との位相差を検出する手段と、前
記位相差を順次入力して保持するＮ個のレジスタと、前
記レジスタに保持されるＮ個の値の平均値を生成して出
力する手段と、前記平均値が所定の範囲内の数値である
か否かを検出する手段と、前記平均値が前記所定の範囲
内の数値である場合には、その平均値の数値に応じて前
記出力信号の位相補正作用を行い、前記平均値が前記所
定の範囲を越える数値である場合には、位相補正作用を
停止する位相制御手段と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例のブロック図である。第１
図に示されるように、本実施例は、基準化回路11と、位
相差検出回路12と、レジスタ選択回路13と、レジスタ14
および15と、平均化回路16と、位相制御判定回路17と、
位相制御回路18と、を備えて構成される。

第１図において、フロッピィディスク駆動回路から出
力される再生データ101は基準化回路11に入力される。
基準化回路11には基準クロック102も入力されており、
再生データ101にクロックビットまたはデータビットが
存在するときには、基準クロック102に同期し、パルス
幅が基準クロックの一周期分に相当する基準化データ10
3が出力される。この基準化データ103は、位相差検出回
路12およびレジスタ選択回路13に入力されるが、位相差
検出回路12からは、基準化データ103の位置が、出力ク
ロック105との理想的な位相関係の位置から、基準クロ
ックの何周期分ずれているかを示す位相差値104が出力
される。この位相差値104の符号により、時間的に早い
方向にずれているのか、または遅い方向にずれているの
かが判別される。

またレジスタ選択回路13においては、基準化データ10
3の入力される毎に、レジスタ14および15を交互に選択
するためのレジスタ選択信号が出力され、レジスタ14,1
5に送られる。レジスタ14および15は、前記レジスタ選
択信号を受けて交互に選択され、前記位相差検出回路12
から出力される位相差値104は、それぞれ交互にレジス
タ14および15に保持される。従って、この二つのレジス
タ14および15には、常に連続した二つの基準化データ10
3と出力クロック105との位相差が保持されている。

レジスタ14および15に保持されている位相差値は、符
号をも含めて平均化回路16において平均化され、位相制
御判定回路17に入力される。位相制御判定回路17におい
ては、平均化回路16の出力値すなわち位相差平均値が所
定の範囲内の数値であるか否かの判別が行われ、前記位
相差平均値が予め設定されている所定範囲内の数値であ
る場合には、位相差平均値の数値に対応する所定の位相
補正信号が位相制御回路18に出力される。他方、前記位
相差平均値が前記所定範囲内の数値を越える場合には、
位相補正停止信号が位相制御回路18に出力される。位相
制御回路18においては、前記位相差平均値の出力値に応
じて基準クロック102の位相が補正され、出力クロック1
05として出力される。

前記位相差平均値と位相補正量との関係を説明するた
めに、本実施例においては、位相制御判定回路17におけ
る所定の数値範囲を、仮に［＋２〜−２］の範囲に想定
する。この場合における平均化回路16から出力される位
相差平均値（平均値と略記）と、位相制御回路18におけ
る位相補正量（補正量と略記）との関係を表示すると下
記のとおりである。

ここにおいて、従来例との比較のために、再生データ
はMFM方式で転送速度を500Kbpsとし、基準クロック102
の周波数を16MHzとする。位相のずれの方向は負の値が
位相進みの方向で、正の値が位相遅れの方向とする。従
って、位相制御回路18においては、負の値が入力される
と出力クロック105を構成している基準クロック102のク
ロック数が減少されて、出力クロック105の位相が進め
られ、正の値が入力されると出力クロック105を構成し
ている基準クロック102のクロック数が増大されて、出
力クロック105の位相は遅らせられる。

第２図（ａ）および（ｂ）に示されるのは、第４図の
従来例におけるピークシフトを持った再生データの２ビ
ットが入力された場合の、本実施例における出力クロッ
ク105と基準化データ103との関係を示すタイミング図で
ある。第２図（ａ）および（ｂ）において、時間軸に沿
って記入されている数字は、基準クロック102のクロッ
ク数を基準とする時間長を示す。第２図（ｂ）の左側の
基準化データ103が入力される時の位相差検出回路12か
ら出力される位相差値104は−５である、第２図（ｂ）
の左側の基準化データ103の直前の基準化データは、こ
のような場合、遅れ位相であるか、または最悪でも位相
差が略零に等しくなると考えられるので、本実施例にお
いては、最悪の条件となる位相差が零に等しいものとす
る。

従って、第２図（ｂ）における左側の基準化データ10
3が入力された時点においては、レジスタ14および15に
は０と−５とが保持されている。この時の平均化回路16
の位相差平均値の出力値は、前記２値の平均値を１ビッ
ト右シフトして−３として出力され、位相制御判定回路
17に入力される。位相制御判定回路17においては、所定
の範囲を越える数値の位相差平均値（−３）の入力に対
応して、上記表に見られるように位相補正の対象外であ
ると判定され、位相補正停止の制御信号が位相制御回路
18に送出される。この場合においては、位相制御回路18
における位相補正作用は停止され、出力クロック105の
位相は、基準クロック102そのものの位相において出力
される。しかしながら、第２図（ａ）および（ｂ）から
明らかなように、右側の基準化データ103は同期からは
ずれてはいない。

次に、右側の基準化データ103が入力される時点にお
いては、出力クロック105の位相が基準クロック102の５
周期分だけ右側にずれており、位相検出回路12から出力
される位相差値104としては＋５が出力される。従っ
て、レジスタ14および15においては、−５および＋５の
位相差値が保持されることになり、この結果として平均
化回路16からは位相差平均値として０が出力される。従
って、位相制御判定回路17からは、位相補正作用実施の
制御信号が出力され、位相制御回路18に出力される。し
かしながら、この場合においては、位相差平均値が０で
あるため、上記表に見られるように位相補正量は零とな
り、位相補正は行われない。すなわち、出力クロック10
5は、基準クロックの位相そのものの位相にて出力され
る。

次に、本発明の第２の実施例について説明する。第３
図は、前記第２の実施例のブロックである。第３図に示
されるように、本実施例は、基準化回路21と、位相差検
出回路22と、レジスタ23および24と、平均化回路25と、
位相制御判定回路26と、位相制御回路27と、を備えて構
成される。

本実施例の前記第１の実施例との相違点は、第１の実
施例におけるレジスタ選択回路13を省略するために、レ
ジスタ23の出力値をレジスタ24に入力する構成をとって
いることである。この構成を用いることにより、基準化
データ203が入力される毎に、レジスタ23には、基準化
データ203と出力クロック205との位相差が保持され、レ
ジスタ24には、レジスタ23の内容、すなわち、その直前
に入力された基準化データ203と出力クロック205との位
相差が保持されている。

従って、第１の実施例の場合と同様に、二つのレジス
タ23および24には、連続した二つの基準化データと出力
クロックとの位相差が保持される。その他の動作につい
ては、第１の実施例の場合と全く同様であり、説明は省
略する。

〔発明の効果〕

以上、詳細に説明したように、本発明は、連続して入
力されるＮビットの入力データの位相差平均値の数値範
囲を判別して、前記位相差平均値が所定の数値範囲内に
ある場合には、その位相差平均値に対応して基準クロッ
クの位相を制御して出力し、前記位相差平均値が所定の
数値範囲を越える場合には、位相補正作用を停止するこ
とにより、フロッピィディスク駆動装置から出力される
ピークシフトを持ったデータに対しても、同期はずれを
完全に排除することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のブロック図、第２図
（ａ）および（ｂ）は、前記第１の実施例における主要
信号のタイミング図、第３図は、本発明の第２の実施例
のブロック図、第４図は従来例のブロック図、第５図
（ａ），（ｂ）および（ｃ）は、前記従来例における主
要信号のタイミング図である。 図において、11,21,31……基準化回路、12,22……位相
差検出回路、13……レジスタ選択回路、14,15,23,24…
…レジスタ、16,25……平均化回路、17,26……位相制御
判定回路、18,27……位相制御回路、32……二進カウン
タ、33……Ｄタイプ・フリップフロップ。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02P 5/00 301 H02P 5/06 G11B 20/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力データと所定の位相関係を有する信号
   を出力するディジタル位相制御回路において、 連続したＮ（正の整数）ビットの入力データと前記出力
   信号との位相差を検出する手段と、 前記位相差を順次入力して保持するＮ個のレジスタと、 前記レジスタに保持されるＮ個の値の平均値を生成して
   出力する手段と、 前記平均値が所定の範囲内の数値であるか否かを検出す
   る手段と、 前記平均値が前記所定の範囲内の数値である場合には、
   その平均値の数値に応じて前記出力信号の位相補正作用
   を行い、前記平均値が前記所定の範囲を越える数値であ
   る場合には、位相補正作用を停止する位相制御手段と、 を備えることを特徴とするディジタル位相制御回路。