JPH05110423A - デイジタル位相制御回路 - Google Patents
デイジタル位相制御回路Info
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- JPH05110423A JPH05110423A JP3295057A JP29505791A JPH05110423A JP H05110423 A JPH05110423 A JP H05110423A JP 3295057 A JP3295057 A JP 3295057A JP 29505791 A JP29505791 A JP 29505791A JP H05110423 A JPH05110423 A JP H05110423A
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- JP
- Japan
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- frequency
- output
- phase
- circuit
- phase control
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- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はディジタル位相制御回路にお
いて、周波数変動を検出し、制御することによって位相
制御回路の制度を高めることである。 【構成】 位相制御方向計数回路１３と、所定範囲超過
検出回路１４とは、再成データ１０１の周波数変動を検
出し、周波数設定回路１５と、周波数、位相制御回路１
６とが、出力クロック１０８の周波数を制御する。
いて、周波数変動を検出し、制御することによって位相
制御回路の制度を高めることである。 【構成】 位相制御方向計数回路１３と、所定範囲超過
検出回路１４とは、再成データ１０１の周波数変動を検
出し、周波数設定回路１５と、周波数、位相制御回路１
６とが、出力クロック１０８の周波数を制御する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル位相制御回路
に関し、特にフロッピィディスク駆動装置に使用される
ディジタル位相制御回路に関する。
に関し、特にフロッピィディスク駆動装置に使用される
ディジタル位相制御回路に関する。
【０００２】
【従来の技術】一般に、フロッピィディスクに対する記
録は、ＦＭ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏ
ｎ）方式、またはＭＦＭ（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑ
ｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式により行われ
ているので、フロッピィディスクから出力される再生デ
ータには、クロックビットとデータビットが含まれてい
る。したがって、フロッピィディスクからのデータの読
み出しの際には、クロックビットとデータビットを分離
するために、再生データに同期したクロックが必要とな
る。このクロックを発生するための、従来のディジタル
位相制御回路の一例を図４に示す。
録は、ＦＭ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏ
ｎ）方式、またはＭＦＭ（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑ
ｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式により行われ
ているので、フロッピィディスクから出力される再生デ
ータには、クロックビットとデータビットが含まれてい
る。したがって、フロッピィディスクからのデータの読
み出しの際には、クロックビットとデータビットを分離
するために、再生データに同期したクロックが必要とな
る。このクロックを発生するための、従来のディジタル
位相制御回路の一例を図４に示す。
【０００３】図４において、フロッピィディスク駆動装
置から出力される再生データ３０１は、基準化回路３１
において基準クロック３０２を介して基準化され、基準
化されて再生データ（以下、基準化データという）３０
３は、二進カウンタ３２のリセット端子に送られる。二
進カウンタ３２はリセット機能を有し、図４においてＭ
ＳＢは最上位ビットを示している。このＭＳＢの供給さ
れるＤタイプ・フリップフロップ３３は二分周回路とし
ての機能を有する。
置から出力される再生データ３０１は、基準化回路３１
において基準クロック３０２を介して基準化され、基準
化されて再生データ（以下、基準化データという）３０
３は、二進カウンタ３２のリセット端子に送られる。二
進カウンタ３２はリセット機能を有し、図４においてＭ
ＳＢは最上位ビットを示している。このＭＳＢの供給さ
れるＤタイプ・フリップフロップ３３は二分周回路とし
ての機能を有する。
【０００４】ここで、説明を簡単にするために、再生デ
ータ３０１はＭＦＭ方式で、転送速度は５００Ｋｂｐｓ
とし、二進カウンタ３２は４ビット構成とする。この場
合、図４において出力クロック３０５を５００Ｋｂｐｓ
とするためには、基準クロック３０２を１６ＭＨzとす
ればよい。また、基準化された再生データ３０３が出力
クロック３０５の中央に位置する場合を理想的な位相関
係とする。図５は再生データ３０１が入力されないとき
の出力クロック３０５と、二進カウンタ３２のカウント
出力値３０４との関係を示す。図５に示されているよう
に、前記理想的な位相関係とは、基準化データ３０３
が、二進カウンタ３２のカウント出力値３０４の零の時
に位置することである。したがって、図４に示されるよ
うに、基準化データ３０３によって、二進カウンタ３２
をリセットするように構成すれば、理想的な位相関係を
保つことができるようになる。
ータ３０１はＭＦＭ方式で、転送速度は５００Ｋｂｐｓ
とし、二進カウンタ３２は４ビット構成とする。この場
合、図４において出力クロック３０５を５００Ｋｂｐｓ
とするためには、基準クロック３０２を１６ＭＨzとす
ればよい。また、基準化された再生データ３０３が出力
クロック３０５の中央に位置する場合を理想的な位相関
係とする。図５は再生データ３０１が入力されないとき
の出力クロック３０５と、二進カウンタ３２のカウント
出力値３０４との関係を示す。図５に示されているよう
に、前記理想的な位相関係とは、基準化データ３０３
が、二進カウンタ３２のカウント出力値３０４の零の時
に位置することである。したがって、図４に示されるよ
うに、基準化データ３０３によって、二進カウンタ３２
をリセットするように構成すれば、理想的な位相関係を
保つことができるようになる。
【０００５】図６は、上記理想的な位相関係にある場合
の出力クロック３０５と、基準化データ３０３と、二進
カウンタ３２のカウンタ出力値３０４との関係を示すタ
イミング図である。図６に示されているように、基準化
データ３０３は１０１０１・・・のパターンで構成さ
れ、連続する二つの基準化データ３０３のビット間隔
は、基準クロック３０２の３２クロック分に相当する２
μｓｅｃとし、ジッタ等の再生データのゆらぎは非常に
小さいものとしている。
の出力クロック３０５と、基準化データ３０３と、二進
カウンタ３２のカウンタ出力値３０４との関係を示すタ
イミング図である。図６に示されているように、基準化
データ３０３は１０１０１・・・のパターンで構成さ
れ、連続する二つの基準化データ３０３のビット間隔
は、基準クロック３０２の３２クロック分に相当する２
μｓｅｃとし、ジッタ等の再生データのゆらぎは非常に
小さいものとしている。
【０００６】
【発明が解決しようとする課題】上述した従来のディジ
タル位相制御回路においては、再生データが入力された
時にしか位相制御を行わないため、特にＭＦＭ方式の場
合１０００１０００１・・・のように位相制御が行われ
ない期間が長いパターンが存在するときには、入力デー
タに周波数の変動があると、それを位相制御のみでは吸
収しきれなくなり、位相同期からはずれやすくなるとい
う欠点を有する。この欠点はフロッピィディスク駆動装
置が出力する再生データの特徴の一つであるビット毎の
位相のずれ（ジッタ，ピークシフトなど）の方向が、周
波数変動の方向と一致したときに顕著になる。図７〜図
８にかかる位相ずれの例を示す。この例では入力データ
のパターンは１０００１・・・で、周波数は６．２５％
高くなっており、さらにピークシフトによって５クロッ
ク内側に位相がずれているものとしている。本来、基準
化データ３０３と出力クロックは図８の点線で示したタ
イミングで発生するはずであるが、実際には実線で示し
たタイミングで発生している。
タル位相制御回路においては、再生データが入力された
時にしか位相制御を行わないため、特にＭＦＭ方式の場
合１０００１０００１・・・のように位相制御が行われ
ない期間が長いパターンが存在するときには、入力デー
タに周波数の変動があると、それを位相制御のみでは吸
収しきれなくなり、位相同期からはずれやすくなるとい
う欠点を有する。この欠点はフロッピィディスク駆動装
置が出力する再生データの特徴の一つであるビット毎の
位相のずれ（ジッタ，ピークシフトなど）の方向が、周
波数変動の方向と一致したときに顕著になる。図７〜図
８にかかる位相ずれの例を示す。この例では入力データ
のパターンは１０００１・・・で、周波数は６．２５％
高くなっており、さらにピークシフトによって５クロッ
ク内側に位相がずれているものとしている。本来、基準
化データ３０３と出力クロックは図８の点線で示したタ
イミングで発生するはずであるが、実際には実線で示し
たタイミングで発生している。
【０００７】
【課題を解決するための手段】本発明の要旨は入力信号
と所定の位相関係を有する出力信号を出力するディジタ
ル位相制御回路において、前記入力信号と前記出力信号
との位相差を検出する位相差検出手段と、前記検出され
た位相差に応じて前記出力信号の位相を制御する位相制
御手段と、前記位相差検出手段の出力信号が示す制御の
方向によって出力値を増加また減少する計数手段と、前
記計数手段の出力値が所定の範囲を越えたとき前記出力
信号の周波数の変化を位相制御手段に指示する周波数設
定手段とを備えたことである。
と所定の位相関係を有する出力信号を出力するディジタ
ル位相制御回路において、前記入力信号と前記出力信号
との位相差を検出する位相差検出手段と、前記検出され
た位相差に応じて前記出力信号の位相を制御する位相制
御手段と、前記位相差検出手段の出力信号が示す制御の
方向によって出力値を増加また減少する計数手段と、前
記計数手段の出力値が所定の範囲を越えたとき前記出力
信号の周波数の変化を位相制御手段に指示する周波数設
定手段とを備えたことである。
【０００８】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の第１実施例を示すブロック図であ
る。図１に示されるように、第１実施例は、基準化回路
１１と、位相差検出回路１２と、位相制御方向計数回路
１３と、所定範囲超過検出回路１４と、周波数設定回路
１５と、周波数、位相制御回路１６とを備えて構成され
る。フロッピィディスク駆動装置から出力される再生デ
ータ１０１は基準化回路１１に入力される。基準化回路
１１には基準クロック１０２も入力されており、再生デ
ータ１０１にクロックビットまたはデータビットが存在
するときは、基準クロック１０２に同期し、パルス幅が
基準クロック１０２の一周期分に相当する基準化データ
１０３が出力される。基準化データ１０３は、位相差検
出回路１２に入力され、位相差検出回路１２は基準化デ
ータ１０３の位置が出力クロック１０８との理想的な位
相関係の位置から基準クロックの何周期分ずれているか
を計数し、そのずれを示す位相差値１０４を出力する。
この位相差値１０４の符号により、時間的に早い方向に
ずれているのか、または遅い方向にずれているのかが判
別される。
する。図１は本発明の第１実施例を示すブロック図であ
る。図１に示されるように、第１実施例は、基準化回路
１１と、位相差検出回路１２と、位相制御方向計数回路
１３と、所定範囲超過検出回路１４と、周波数設定回路
１５と、周波数、位相制御回路１６とを備えて構成され
る。フロッピィディスク駆動装置から出力される再生デ
ータ１０１は基準化回路１１に入力される。基準化回路
１１には基準クロック１０２も入力されており、再生デ
ータ１０１にクロックビットまたはデータビットが存在
するときは、基準クロック１０２に同期し、パルス幅が
基準クロック１０２の一周期分に相当する基準化データ
１０３が出力される。基準化データ１０３は、位相差検
出回路１２に入力され、位相差検出回路１２は基準化デ
ータ１０３の位置が出力クロック１０８との理想的な位
相関係の位置から基準クロックの何周期分ずれているか
を計数し、そのずれを示す位相差値１０４を出力する。
この位相差値１０４の符号により、時間的に早い方向に
ずれているのか、または遅い方向にずれているのかが判
別される。
【０００９】また位相制御方向計数回路１３は、基準化
データ１０３と位相差値１０４を入力し、位相制御が行
われる毎に、その制御方向によって出力値１０５を増加
または減少する。所定範囲超過検出回路１４は位相制御
方向計数回路１３の出力値１０５を入力して、その値が
所定の範囲を超過したか否かを判断し、超過時に信号１
０６を出力する。換言すれば、所定範囲超過検出回路１
４は、位相のずれの方向が時間的に早かった場合の回数
と、遅かった場合の回数の差が所定範囲を超過したとき
に、検出信号１０６を出力することになる。また周波数
設定回路１５は所定範囲超過検出回路１４の出力信号１
０６を入力して、位相のずれの方向が、時間的に早かっ
た場合の回数が多いときには再生データ１０１の周波数
も高い方向にずれているものとして出力クロック１０８
の周波数が高くなるように、反対に遅かった場合の回数
が多いときには再生データ１０１の周波数も低い方向ず
れているものとして出力クロック１０８の周波数が低く
なるように、周波数設定値１０７を制御する。周波数、
位相制御回路１６は、位相差検出回路１２の出力値１０
４と周波数設定回路１５の出力値１０７を入力し、それ
ぞれの値に応じて出力クロック１０８を構成している基
準クロック１０２のクロック数を増減して、出力クロッ
ク１０８の周波数及び位相を制御する。
データ１０３と位相差値１０４を入力し、位相制御が行
われる毎に、その制御方向によって出力値１０５を増加
または減少する。所定範囲超過検出回路１４は位相制御
方向計数回路１３の出力値１０５を入力して、その値が
所定の範囲を超過したか否かを判断し、超過時に信号１
０６を出力する。換言すれば、所定範囲超過検出回路１
４は、位相のずれの方向が時間的に早かった場合の回数
と、遅かった場合の回数の差が所定範囲を超過したとき
に、検出信号１０６を出力することになる。また周波数
設定回路１５は所定範囲超過検出回路１４の出力信号１
０６を入力して、位相のずれの方向が、時間的に早かっ
た場合の回数が多いときには再生データ１０１の周波数
も高い方向にずれているものとして出力クロック１０８
の周波数が高くなるように、反対に遅かった場合の回数
が多いときには再生データ１０１の周波数も低い方向ず
れているものとして出力クロック１０８の周波数が低く
なるように、周波数設定値１０７を制御する。周波数、
位相制御回路１６は、位相差検出回路１２の出力値１０
４と周波数設定回路１５の出力値１０７を入力し、それ
ぞれの値に応じて出力クロック１０８を構成している基
準クロック１０２のクロック数を増減して、出力クロッ
ク１０８の周波数及び位相を制御する。
【００１０】ここで、従来例との比較のために、具体的
に数値、及び各ブロックの動作などを詳述する。まず、
再生データはＭＦＭ方式で転送速度を５００ＫｂｐSと
し、基準クロック１０２の周波数を１６ＭＨzとする。
位相のずれの方向は位相差値１０４が負の値の時位相進
みの方向で、正の値の時位相遅れの方向とする。
に数値、及び各ブロックの動作などを詳述する。まず、
再生データはＭＦＭ方式で転送速度を５００ＫｂｐSと
し、基準クロック１０２の周波数を１６ＭＨzとする。
位相のずれの方向は位相差値１０４が負の値の時位相進
みの方向で、正の値の時位相遅れの方向とする。
【００１１】位相制御方向計数回路１３は位相差値１０
４が正の値の時は増加し、負の値の時は減少するように
構成したアップ・ダウンカウンタで構成され、所定範囲
超過検出回路１４は位相制御方向計数回路１３の出力値
１０５が（−２〜＋２）の範囲を超過したら、それを検
出して周波数設定回路１５に検出信号１０６を出力する
ような構成とする。このとき出力値１０５が−３以下で
あることを検出したのか、＋３以上であることを検出し
たのかは区別し、また位相制御方向計数回路１３に対し
てはリセット信号を出力する構成とする。周波数設定回
路１５は検出信号１０６が−３以下を検出したものであ
れば減少を、＋３以上を検出したものであれば増加を実
行するアップ・ダウンカウンタで構成され、初期値を例
えば３２とする。周波数、位相制御回路１６は周波数設
定回路１５の出力値１０７を分周比とし、デューティ５
０％で基準クロック１０２を分周して出力クロック１０
８を出力する構成とする。したがって初期状態では出力
クロック１０８の周波数は５００ＫＨzということにな
る。さらに再生データ１０１が存在するとき、位相差値
１０４が正の場合は、出力クロック１０８を構成してい
る基準クロック１０２のクロック数を増加して出力のク
ロック１０８の位相を遅らせ、位相差値１０４が負の場
合は、出力クロック１０８を構成している基準クロック
１０２のクロック数を減少して出力クロック１０８の位
相を早めるような構成とする。
４が正の値の時は増加し、負の値の時は減少するように
構成したアップ・ダウンカウンタで構成され、所定範囲
超過検出回路１４は位相制御方向計数回路１３の出力値
１０５が（−２〜＋２）の範囲を超過したら、それを検
出して周波数設定回路１５に検出信号１０６を出力する
ような構成とする。このとき出力値１０５が−３以下で
あることを検出したのか、＋３以上であることを検出し
たのかは区別し、また位相制御方向計数回路１３に対し
てはリセット信号を出力する構成とする。周波数設定回
路１５は検出信号１０６が−３以下を検出したものであ
れば減少を、＋３以上を検出したものであれば増加を実
行するアップ・ダウンカウンタで構成され、初期値を例
えば３２とする。周波数、位相制御回路１６は周波数設
定回路１５の出力値１０７を分周比とし、デューティ５
０％で基準クロック１０２を分周して出力クロック１０
８を出力する構成とする。したがって初期状態では出力
クロック１０８の周波数は５００ＫＨzということにな
る。さらに再生データ１０１が存在するとき、位相差値
１０４が正の場合は、出力クロック１０８を構成してい
る基準クロック１０２のクロック数を増加して出力のク
ロック１０８の位相を遅らせ、位相差値１０４が負の場
合は、出力クロック１０８を構成している基準クロック
１０２のクロック数を減少して出力クロック１０８の位
相を早めるような構成とする。
【００１２】以上により、例えば位相のずれの方向が時
間的に早い場合が多いとき、つまり再生データの周波数
が５００ＫＨzより高いときは、位相制御方向計数回路
１３の出力値１０５は減少して行き、−３以下となった
時点で所定範囲超過検出回路１４は所定範囲を超過した
ことを検出し、周波数設定回路１５の出力値１０７を減
少することになる。したがって、出力値１０７を分周比
として入力している周波数、位相制御回路１６は分周比
が小さくなるので、出力クロック１０８の周波数は高く
なり再生データ１０１の周波数に近づくことになる。
間的に早い場合が多いとき、つまり再生データの周波数
が５００ＫＨzより高いときは、位相制御方向計数回路
１３の出力値１０５は減少して行き、−３以下となった
時点で所定範囲超過検出回路１４は所定範囲を超過した
ことを検出し、周波数設定回路１５の出力値１０７を減
少することになる。したがって、出力値１０７を分周比
として入力している周波数、位相制御回路１６は分周比
が小さくなるので、出力クロック１０８の周波数は高く
なり再生データ１０１の周波数に近づくことになる。
【００１３】図７〜図８のような再生データが本実施例
に入力されたときは、それ以前のデータ列により前述の
動作が行われ、周波数制御が完了し、周波数設定回路１
５の出力値１０７は３０になっていると考えられる。図
２は、かかる状況における本実施例の出力クロック１０
８と基準化データ１０３との関係を示すタイミングであ
る。尚、図２において記入されている数字は、基準クロ
ック１０２のクロック数を基準とした時間長を示す。ふ
たつのデータビット間の時間は図７〜図８と同様に基準
クロック１０２の５５クロック分（以下（数字＋クロッ
ク）の形は基準クロック数を示す）であるが、左側のデ
ータビットから、その直後の出力クロック１０８の立ち
下がりまでは７クロック、そこから右側のデータビット
の直前の立ち上がりまでは４５クロックなので、右側の
データビットは３クロックだけ出力クロック１０８が
“１”の部分に入り込むことになり同期から外れていな
いことが分かる。
に入力されたときは、それ以前のデータ列により前述の
動作が行われ、周波数制御が完了し、周波数設定回路１
５の出力値１０７は３０になっていると考えられる。図
２は、かかる状況における本実施例の出力クロック１０
８と基準化データ１０３との関係を示すタイミングであ
る。尚、図２において記入されている数字は、基準クロ
ック１０２のクロック数を基準とした時間長を示す。ふ
たつのデータビット間の時間は図７〜図８と同様に基準
クロック１０２の５５クロック分（以下（数字＋クロッ
ク）の形は基準クロック数を示す）であるが、左側のデ
ータビットから、その直後の出力クロック１０８の立ち
下がりまでは７クロック、そこから右側のデータビット
の直前の立ち上がりまでは４５クロックなので、右側の
データビットは３クロックだけ出力クロック１０８が
“１”の部分に入り込むことになり同期から外れていな
いことが分かる。
【００１４】図３は、本発明の第２実施例を示すブロッ
ク図である。第１実施例と異なる点は、ＳＹＮＣパター
ン検出回路２７が付加され、その出力であるＳＹＮＣパ
ターン検出信号２０９が位相制御方向計数回路２３に入
力されていることである。ＳＹＮＣパターンとはフロッ
ピィディスク駆動装置から出力されるデータ列におい
て、所定のＩＤ部とデータ部の直前に付加されているＳ
ＹＮＣ部のデータパターンのことで、１０１０・・・と
いうパターンになっている。ＳＹＮＣパターン検出回路
２７はこのパターンを検出するもので、所定のビット数
のパターンを検出したら位相制御方向計数回路２３に対
してＳＹＮＣパターン検出信号２０９を出力するように
構成される。
ク図である。第１実施例と異なる点は、ＳＹＮＣパター
ン検出回路２７が付加され、その出力であるＳＹＮＣパ
ターン検出信号２０９が位相制御方向計数回路２３に入
力されていることである。ＳＹＮＣパターンとはフロッ
ピィディスク駆動装置から出力されるデータ列におい
て、所定のＩＤ部とデータ部の直前に付加されているＳ
ＹＮＣ部のデータパターンのことで、１０１０・・・と
いうパターンになっている。ＳＹＮＣパターン検出回路
２７はこのパターンを検出するもので、所定のビット数
のパターンを検出したら位相制御方向計数回路２３に対
してＳＹＮＣパターン検出信号２０９を出力するように
構成される。
【００１５】ＳＹＮＣパターンでは磁気干渉が各人に対
して均等であるので、ジッタやピークシフトはほとんど
ない。したがって、このパターン内における位相のずれ
は、ほとんど周波数の変動によるものといえる。逆にジ
ッタやピークシフトが多く存在するＩＤ部、及びデータ
部では、周波数変動がなくても位相制御方向の片寄りが
生じることもあり、ＩＤ部、及びデータ部においては本
発明による周波数補正の方向では、誤った補正となる可
能性が高くなる。以上よりＳＹＮＣパターン検出回路２
７によって、ＳＹＮＣ部でのみ位相制御方向計数回路２
３が動作するように構成すれば、より高い制度で周波数
補正を行うことができる。尚、その他のブロックの動作
については第１実施例と同様なので説明を省略する。
して均等であるので、ジッタやピークシフトはほとんど
ない。したがって、このパターン内における位相のずれ
は、ほとんど周波数の変動によるものといえる。逆にジ
ッタやピークシフトが多く存在するＩＤ部、及びデータ
部では、周波数変動がなくても位相制御方向の片寄りが
生じることもあり、ＩＤ部、及びデータ部においては本
発明による周波数補正の方向では、誤った補正となる可
能性が高くなる。以上よりＳＹＮＣパターン検出回路２
７によって、ＳＹＮＣ部でのみ位相制御方向計数回路２
３が動作するように構成すれば、より高い制度で周波数
補正を行うことができる。尚、その他のブロックの動作
については第１実施例と同様なので説明を省略する。
【００１６】
【発明の効果】以上説明したように本発明では、位相制
御方向を計数することにより周波数変動を検出して周波
数補正を行うので、フロッピィディスクに書き込み時と
読み出し時で駆動装置が異なることに起因した再生デー
タの周波数変動や、スピンドルモータ自身の回転数偏差
（ワウ・フラッタ）による再生データの周波数変動があ
っても、同期をはずすことがない制度の高い位相制御回
路が得られるという効果がある。
御方向を計数することにより周波数変動を検出して周波
数補正を行うので、フロッピィディスクに書き込み時と
読み出し時で駆動装置が異なることに起因した再生デー
タの周波数変動や、スピンドルモータ自身の回転数偏差
（ワウ・フラッタ）による再生データの周波数変動があ
っても、同期をはずすことがない制度の高い位相制御回
路が得られるという効果がある。
【図１】本発明の第１実施例を示すブロック図である。
【図２】前記第１実施例の主要信号のタイミング図であ
る。
る。
【図３】本発明の第２実施例を示すブロック図である。
【図４】従来例のブロック図である。
【図５】従来例の正常時におけるタイミング図である。
【図６】従来例の正常時のタイミング図である。
【図７】従来例の異常時のタイミング図である。
【図８】図７の続きを示すタイミング図である。
１１，２１，３１ 基準化回路 １２，２２ 位相差検出回路 １３，２３ 位相制御方向計数回路 １４，２４ 所定範囲超過検出回路 １５，２５ 周波数設定回路 １６，２６ 周波数、位相制御回路 ２７ ＳＹＮＣパターン検出回路 ３２ 二進カウンタ ３３ Ｄタイプ・フリップフロップ
Claims (1)
- 【請求項１】 入力信号と所定の位相関係を有する出力
信号を出力するディジタル位相制御回路において、前記
入力信号と前記出力信号との位相差を検出する位相差検
出手段と、前記検出された位相差に応じて前記出力信号
の位相を制御する位相制御手段と、前記位相差検出手段
の出力信号が示す制御の方向によって出力値を増加また
減少する計数手段と、前記計数手段の出力値が所定の範
囲を越えたとき前記出力信号の周波数の変化を位相制御
手段に指示する周波数設定手段とを備えたことを特徴と
するディジタル位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295057A JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295057A JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110423A true JPH05110423A (ja) | 1993-04-30 |
Family
ID=17815762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295057A Pending JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110423A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236216A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Denshi Ltd | 位相同期回路 |
| JPS642419A (en) * | 1987-06-25 | 1989-01-06 | Sony Corp | Pll circuit |
| JPH01243620A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| JPH02170722A (ja) * | 1988-12-23 | 1990-07-02 | Japan Radio Co Ltd | Ｄｐｌｌにおける適応制御回路 |
-
1991
- 1991-10-15 JP JP3295057A patent/JPH05110423A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236216A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Denshi Ltd | 位相同期回路 |
| JPS642419A (en) * | 1987-06-25 | 1989-01-06 | Sony Corp | Pll circuit |
| JPH01243620A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
| JPH02170722A (ja) * | 1988-12-23 | 1990-07-02 | Japan Radio Co Ltd | Ｄｐｌｌにおける適応制御回路 |
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