JPH05110423A - デイジタル位相制御回路 - Google Patents
デイジタル位相制御回路Info
- Publication number
- JPH05110423A JPH05110423A JP3295057A JP29505791A JPH05110423A JP H05110423 A JPH05110423 A JP H05110423A JP 3295057 A JP3295057 A JP 3295057A JP 29505791 A JP29505791 A JP 29505791A JP H05110423 A JPH05110423 A JP H05110423A
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- JP
- Japan
- Prior art keywords
- frequency
- output
- phase
- circuit
- phase control
- Prior art date
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- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はディジタル位相制御回路にお
いて、周波数変動を検出し、制御することによって位相
制御回路の制度を高めることである。 【構成】 位相制御方向計数回路13と、所定範囲超過
検出回路14とは、再成データ101の周波数変動を検
出し、周波数設定回路15と、周波数、位相制御回路1
6とが、出力クロック108の周波数を制御する。
いて、周波数変動を検出し、制御することによって位相
制御回路の制度を高めることである。 【構成】 位相制御方向計数回路13と、所定範囲超過
検出回路14とは、再成データ101の周波数変動を検
出し、周波数設定回路15と、周波数、位相制御回路1
6とが、出力クロック108の周波数を制御する。
Description
【0001】
【産業上の利用分野】本発明はディジタル位相制御回路
に関し、特にフロッピィディスク駆動装置に使用される
ディジタル位相制御回路に関する。
に関し、特にフロッピィディスク駆動装置に使用される
ディジタル位相制御回路に関する。
【0002】
【従来の技術】一般に、フロッピィディスクに対する記
録は、FM(Frequency Modulatio
n)方式、またはMFM(Modified Freq
uency Modulation)方式により行われ
ているので、フロッピィディスクから出力される再生デ
ータには、クロックビットとデータビットが含まれてい
る。したがって、フロッピィディスクからのデータの読
み出しの際には、クロックビットとデータビットを分離
するために、再生データに同期したクロックが必要とな
る。このクロックを発生するための、従来のディジタル
位相制御回路の一例を図4に示す。
録は、FM(Frequency Modulatio
n)方式、またはMFM(Modified Freq
uency Modulation)方式により行われ
ているので、フロッピィディスクから出力される再生デ
ータには、クロックビットとデータビットが含まれてい
る。したがって、フロッピィディスクからのデータの読
み出しの際には、クロックビットとデータビットを分離
するために、再生データに同期したクロックが必要とな
る。このクロックを発生するための、従来のディジタル
位相制御回路の一例を図4に示す。
【0003】図4において、フロッピィディスク駆動装
置から出力される再生データ301は、基準化回路31
において基準クロック302を介して基準化され、基準
化されて再生データ(以下、基準化データという)30
3は、二進カウンタ32のリセット端子に送られる。二
進カウンタ32はリセット機能を有し、図4においてM
SBは最上位ビットを示している。このMSBの供給さ
れるDタイプ・フリップフロップ33は二分周回路とし
ての機能を有する。
置から出力される再生データ301は、基準化回路31
において基準クロック302を介して基準化され、基準
化されて再生データ(以下、基準化データという)30
3は、二進カウンタ32のリセット端子に送られる。二
進カウンタ32はリセット機能を有し、図4においてM
SBは最上位ビットを示している。このMSBの供給さ
れるDタイプ・フリップフロップ33は二分周回路とし
ての機能を有する。
【0004】ここで、説明を簡単にするために、再生デ
ータ301はMFM方式で、転送速度は500Kbps
とし、二進カウンタ32は4ビット構成とする。この場
合、図4において出力クロック305を500Kbps
とするためには、基準クロック302を16MHzとす
ればよい。また、基準化された再生データ303が出力
クロック305の中央に位置する場合を理想的な位相関
係とする。図5は再生データ301が入力されないとき
の出力クロック305と、二進カウンタ32のカウント
出力値304との関係を示す。図5に示されているよう
に、前記理想的な位相関係とは、基準化データ303
が、二進カウンタ32のカウント出力値304の零の時
に位置することである。したがって、図4に示されるよ
うに、基準化データ303によって、二進カウンタ32
をリセットするように構成すれば、理想的な位相関係を
保つことができるようになる。
ータ301はMFM方式で、転送速度は500Kbps
とし、二進カウンタ32は4ビット構成とする。この場
合、図4において出力クロック305を500Kbps
とするためには、基準クロック302を16MHzとす
ればよい。また、基準化された再生データ303が出力
クロック305の中央に位置する場合を理想的な位相関
係とする。図5は再生データ301が入力されないとき
の出力クロック305と、二進カウンタ32のカウント
出力値304との関係を示す。図5に示されているよう
に、前記理想的な位相関係とは、基準化データ303
が、二進カウンタ32のカウント出力値304の零の時
に位置することである。したがって、図4に示されるよ
うに、基準化データ303によって、二進カウンタ32
をリセットするように構成すれば、理想的な位相関係を
保つことができるようになる。
【0005】図6は、上記理想的な位相関係にある場合
の出力クロック305と、基準化データ303と、二進
カウンタ32のカウンタ出力値304との関係を示すタ
イミング図である。図6に示されているように、基準化
データ303は10101・・・のパターンで構成さ
れ、連続する二つの基準化データ303のビット間隔
は、基準クロック302の32クロック分に相当する2
μsecとし、ジッタ等の再生データのゆらぎは非常に
小さいものとしている。
の出力クロック305と、基準化データ303と、二進
カウンタ32のカウンタ出力値304との関係を示すタ
イミング図である。図6に示されているように、基準化
データ303は10101・・・のパターンで構成さ
れ、連続する二つの基準化データ303のビット間隔
は、基準クロック302の32クロック分に相当する2
μsecとし、ジッタ等の再生データのゆらぎは非常に
小さいものとしている。
【0006】
【発明が解決しようとする課題】上述した従来のディジ
タル位相制御回路においては、再生データが入力された
時にしか位相制御を行わないため、特にMFM方式の場
合100010001・・・のように位相制御が行われ
ない期間が長いパターンが存在するときには、入力デー
タに周波数の変動があると、それを位相制御のみでは吸
収しきれなくなり、位相同期からはずれやすくなるとい
う欠点を有する。この欠点はフロッピィディスク駆動装
置が出力する再生データの特徴の一つであるビット毎の
位相のずれ(ジッタ,ピークシフトなど)の方向が、周
波数変動の方向と一致したときに顕著になる。図7〜図
8にかかる位相ずれの例を示す。この例では入力データ
のパターンは10001・・・で、周波数は6.25%
高くなっており、さらにピークシフトによって5クロッ
ク内側に位相がずれているものとしている。本来、基準
化データ303と出力クロックは図8の点線で示したタ
イミングで発生するはずであるが、実際には実線で示し
たタイミングで発生している。
タル位相制御回路においては、再生データが入力された
時にしか位相制御を行わないため、特にMFM方式の場
合100010001・・・のように位相制御が行われ
ない期間が長いパターンが存在するときには、入力デー
タに周波数の変動があると、それを位相制御のみでは吸
収しきれなくなり、位相同期からはずれやすくなるとい
う欠点を有する。この欠点はフロッピィディスク駆動装
置が出力する再生データの特徴の一つであるビット毎の
位相のずれ(ジッタ,ピークシフトなど)の方向が、周
波数変動の方向と一致したときに顕著になる。図7〜図
8にかかる位相ずれの例を示す。この例では入力データ
のパターンは10001・・・で、周波数は6.25%
高くなっており、さらにピークシフトによって5クロッ
ク内側に位相がずれているものとしている。本来、基準
化データ303と出力クロックは図8の点線で示したタ
イミングで発生するはずであるが、実際には実線で示し
たタイミングで発生している。
【0007】
【課題を解決するための手段】本発明の要旨は入力信号
と所定の位相関係を有する出力信号を出力するディジタ
ル位相制御回路において、前記入力信号と前記出力信号
との位相差を検出する位相差検出手段と、前記検出され
た位相差に応じて前記出力信号の位相を制御する位相制
御手段と、前記位相差検出手段の出力信号が示す制御の
方向によって出力値を増加また減少する計数手段と、前
記計数手段の出力値が所定の範囲を越えたとき前記出力
信号の周波数の変化を位相制御手段に指示する周波数設
定手段とを備えたことである。
と所定の位相関係を有する出力信号を出力するディジタ
ル位相制御回路において、前記入力信号と前記出力信号
との位相差を検出する位相差検出手段と、前記検出され
た位相差に応じて前記出力信号の位相を制御する位相制
御手段と、前記位相差検出手段の出力信号が示す制御の
方向によって出力値を増加また減少する計数手段と、前
記計数手段の出力値が所定の範囲を越えたとき前記出力
信号の周波数の変化を位相制御手段に指示する周波数設
定手段とを備えたことである。
【0008】
【実施例】本発明の実施例について図面を参照して説明
する。図1は本発明の第1実施例を示すブロック図であ
る。図1に示されるように、第1実施例は、基準化回路
11と、位相差検出回路12と、位相制御方向計数回路
13と、所定範囲超過検出回路14と、周波数設定回路
15と、周波数、位相制御回路16とを備えて構成され
る。フロッピィディスク駆動装置から出力される再生デ
ータ101は基準化回路11に入力される。基準化回路
11には基準クロック102も入力されており、再生デ
ータ101にクロックビットまたはデータビットが存在
するときは、基準クロック102に同期し、パルス幅が
基準クロック102の一周期分に相当する基準化データ
103が出力される。基準化データ103は、位相差検
出回路12に入力され、位相差検出回路12は基準化デ
ータ103の位置が出力クロック108との理想的な位
相関係の位置から基準クロックの何周期分ずれているか
を計数し、そのずれを示す位相差値104を出力する。
この位相差値104の符号により、時間的に早い方向に
ずれているのか、または遅い方向にずれているのかが判
別される。
する。図1は本発明の第1実施例を示すブロック図であ
る。図1に示されるように、第1実施例は、基準化回路
11と、位相差検出回路12と、位相制御方向計数回路
13と、所定範囲超過検出回路14と、周波数設定回路
15と、周波数、位相制御回路16とを備えて構成され
る。フロッピィディスク駆動装置から出力される再生デ
ータ101は基準化回路11に入力される。基準化回路
11には基準クロック102も入力されており、再生デ
ータ101にクロックビットまたはデータビットが存在
するときは、基準クロック102に同期し、パルス幅が
基準クロック102の一周期分に相当する基準化データ
103が出力される。基準化データ103は、位相差検
出回路12に入力され、位相差検出回路12は基準化デ
ータ103の位置が出力クロック108との理想的な位
相関係の位置から基準クロックの何周期分ずれているか
を計数し、そのずれを示す位相差値104を出力する。
この位相差値104の符号により、時間的に早い方向に
ずれているのか、または遅い方向にずれているのかが判
別される。
【0009】また位相制御方向計数回路13は、基準化
データ103と位相差値104を入力し、位相制御が行
われる毎に、その制御方向によって出力値105を増加
または減少する。所定範囲超過検出回路14は位相制御
方向計数回路13の出力値105を入力して、その値が
所定の範囲を超過したか否かを判断し、超過時に信号1
06を出力する。換言すれば、所定範囲超過検出回路1
4は、位相のずれの方向が時間的に早かった場合の回数
と、遅かった場合の回数の差が所定範囲を超過したとき
に、検出信号106を出力することになる。また周波数
設定回路15は所定範囲超過検出回路14の出力信号1
06を入力して、位相のずれの方向が、時間的に早かっ
た場合の回数が多いときには再生データ101の周波数
も高い方向にずれているものとして出力クロック108
の周波数が高くなるように、反対に遅かった場合の回数
が多いときには再生データ101の周波数も低い方向ず
れているものとして出力クロック108の周波数が低く
なるように、周波数設定値107を制御する。周波数、
位相制御回路16は、位相差検出回路12の出力値10
4と周波数設定回路15の出力値107を入力し、それ
ぞれの値に応じて出力クロック108を構成している基
準クロック102のクロック数を増減して、出力クロッ
ク108の周波数及び位相を制御する。
データ103と位相差値104を入力し、位相制御が行
われる毎に、その制御方向によって出力値105を増加
または減少する。所定範囲超過検出回路14は位相制御
方向計数回路13の出力値105を入力して、その値が
所定の範囲を超過したか否かを判断し、超過時に信号1
06を出力する。換言すれば、所定範囲超過検出回路1
4は、位相のずれの方向が時間的に早かった場合の回数
と、遅かった場合の回数の差が所定範囲を超過したとき
に、検出信号106を出力することになる。また周波数
設定回路15は所定範囲超過検出回路14の出力信号1
06を入力して、位相のずれの方向が、時間的に早かっ
た場合の回数が多いときには再生データ101の周波数
も高い方向にずれているものとして出力クロック108
の周波数が高くなるように、反対に遅かった場合の回数
が多いときには再生データ101の周波数も低い方向ず
れているものとして出力クロック108の周波数が低く
なるように、周波数設定値107を制御する。周波数、
位相制御回路16は、位相差検出回路12の出力値10
4と周波数設定回路15の出力値107を入力し、それ
ぞれの値に応じて出力クロック108を構成している基
準クロック102のクロック数を増減して、出力クロッ
ク108の周波数及び位相を制御する。
【0010】ここで、従来例との比較のために、具体的
に数値、及び各ブロックの動作などを詳述する。まず、
再生データはMFM方式で転送速度を500KbpSと
し、基準クロック102の周波数を16MHzとする。
位相のずれの方向は位相差値104が負の値の時位相進
みの方向で、正の値の時位相遅れの方向とする。
に数値、及び各ブロックの動作などを詳述する。まず、
再生データはMFM方式で転送速度を500KbpSと
し、基準クロック102の周波数を16MHzとする。
位相のずれの方向は位相差値104が負の値の時位相進
みの方向で、正の値の時位相遅れの方向とする。
【0011】位相制御方向計数回路13は位相差値10
4が正の値の時は増加し、負の値の時は減少するように
構成したアップ・ダウンカウンタで構成され、所定範囲
超過検出回路14は位相制御方向計数回路13の出力値
105が(−2〜+2)の範囲を超過したら、それを検
出して周波数設定回路15に検出信号106を出力する
ような構成とする。このとき出力値105が−3以下で
あることを検出したのか、+3以上であることを検出し
たのかは区別し、また位相制御方向計数回路13に対し
てはリセット信号を出力する構成とする。周波数設定回
路15は検出信号106が−3以下を検出したものであ
れば減少を、+3以上を検出したものであれば増加を実
行するアップ・ダウンカウンタで構成され、初期値を例
えば32とする。周波数、位相制御回路16は周波数設
定回路15の出力値107を分周比とし、デューティ5
0%で基準クロック102を分周して出力クロック10
8を出力する構成とする。したがって初期状態では出力
クロック108の周波数は500KHzということにな
る。さらに再生データ101が存在するとき、位相差値
104が正の場合は、出力クロック108を構成してい
る基準クロック102のクロック数を増加して出力のク
ロック108の位相を遅らせ、位相差値104が負の場
合は、出力クロック108を構成している基準クロック
102のクロック数を減少して出力クロック108の位
相を早めるような構成とする。
4が正の値の時は増加し、負の値の時は減少するように
構成したアップ・ダウンカウンタで構成され、所定範囲
超過検出回路14は位相制御方向計数回路13の出力値
105が(−2〜+2)の範囲を超過したら、それを検
出して周波数設定回路15に検出信号106を出力する
ような構成とする。このとき出力値105が−3以下で
あることを検出したのか、+3以上であることを検出し
たのかは区別し、また位相制御方向計数回路13に対し
てはリセット信号を出力する構成とする。周波数設定回
路15は検出信号106が−3以下を検出したものであ
れば減少を、+3以上を検出したものであれば増加を実
行するアップ・ダウンカウンタで構成され、初期値を例
えば32とする。周波数、位相制御回路16は周波数設
定回路15の出力値107を分周比とし、デューティ5
0%で基準クロック102を分周して出力クロック10
8を出力する構成とする。したがって初期状態では出力
クロック108の周波数は500KHzということにな
る。さらに再生データ101が存在するとき、位相差値
104が正の場合は、出力クロック108を構成してい
る基準クロック102のクロック数を増加して出力のク
ロック108の位相を遅らせ、位相差値104が負の場
合は、出力クロック108を構成している基準クロック
102のクロック数を減少して出力クロック108の位
相を早めるような構成とする。
【0012】以上により、例えば位相のずれの方向が時
間的に早い場合が多いとき、つまり再生データの周波数
が500KHzより高いときは、位相制御方向計数回路
13の出力値105は減少して行き、−3以下となった
時点で所定範囲超過検出回路14は所定範囲を超過した
ことを検出し、周波数設定回路15の出力値107を減
少することになる。したがって、出力値107を分周比
として入力している周波数、位相制御回路16は分周比
が小さくなるので、出力クロック108の周波数は高く
なり再生データ101の周波数に近づくことになる。
間的に早い場合が多いとき、つまり再生データの周波数
が500KHzより高いときは、位相制御方向計数回路
13の出力値105は減少して行き、−3以下となった
時点で所定範囲超過検出回路14は所定範囲を超過した
ことを検出し、周波数設定回路15の出力値107を減
少することになる。したがって、出力値107を分周比
として入力している周波数、位相制御回路16は分周比
が小さくなるので、出力クロック108の周波数は高く
なり再生データ101の周波数に近づくことになる。
【0013】図7〜図8のような再生データが本実施例
に入力されたときは、それ以前のデータ列により前述の
動作が行われ、周波数制御が完了し、周波数設定回路1
5の出力値107は30になっていると考えられる。図
2は、かかる状況における本実施例の出力クロック10
8と基準化データ103との関係を示すタイミングであ
る。尚、図2において記入されている数字は、基準クロ
ック102のクロック数を基準とした時間長を示す。ふ
たつのデータビット間の時間は図7〜図8と同様に基準
クロック102の55クロック分(以下(数字+クロッ
ク)の形は基準クロック数を示す)であるが、左側のデ
ータビットから、その直後の出力クロック108の立ち
下がりまでは7クロック、そこから右側のデータビット
の直前の立ち上がりまでは45クロックなので、右側の
データビットは3クロックだけ出力クロック108が
“1”の部分に入り込むことになり同期から外れていな
いことが分かる。
に入力されたときは、それ以前のデータ列により前述の
動作が行われ、周波数制御が完了し、周波数設定回路1
5の出力値107は30になっていると考えられる。図
2は、かかる状況における本実施例の出力クロック10
8と基準化データ103との関係を示すタイミングであ
る。尚、図2において記入されている数字は、基準クロ
ック102のクロック数を基準とした時間長を示す。ふ
たつのデータビット間の時間は図7〜図8と同様に基準
クロック102の55クロック分(以下(数字+クロッ
ク)の形は基準クロック数を示す)であるが、左側のデ
ータビットから、その直後の出力クロック108の立ち
下がりまでは7クロック、そこから右側のデータビット
の直前の立ち上がりまでは45クロックなので、右側の
データビットは3クロックだけ出力クロック108が
“1”の部分に入り込むことになり同期から外れていな
いことが分かる。
【0014】図3は、本発明の第2実施例を示すブロッ
ク図である。第1実施例と異なる点は、SYNCパター
ン検出回路27が付加され、その出力であるSYNCパ
ターン検出信号209が位相制御方向計数回路23に入
力されていることである。SYNCパターンとはフロッ
ピィディスク駆動装置から出力されるデータ列におい
て、所定のID部とデータ部の直前に付加されているS
YNC部のデータパターンのことで、1010・・・と
いうパターンになっている。SYNCパターン検出回路
27はこのパターンを検出するもので、所定のビット数
のパターンを検出したら位相制御方向計数回路23に対
してSYNCパターン検出信号209を出力するように
構成される。
ク図である。第1実施例と異なる点は、SYNCパター
ン検出回路27が付加され、その出力であるSYNCパ
ターン検出信号209が位相制御方向計数回路23に入
力されていることである。SYNCパターンとはフロッ
ピィディスク駆動装置から出力されるデータ列におい
て、所定のID部とデータ部の直前に付加されているS
YNC部のデータパターンのことで、1010・・・と
いうパターンになっている。SYNCパターン検出回路
27はこのパターンを検出するもので、所定のビット数
のパターンを検出したら位相制御方向計数回路23に対
してSYNCパターン検出信号209を出力するように
構成される。
【0015】SYNCパターンでは磁気干渉が各人に対
して均等であるので、ジッタやピークシフトはほとんど
ない。したがって、このパターン内における位相のずれ
は、ほとんど周波数の変動によるものといえる。逆にジ
ッタやピークシフトが多く存在するID部、及びデータ
部では、周波数変動がなくても位相制御方向の片寄りが
生じることもあり、ID部、及びデータ部においては本
発明による周波数補正の方向では、誤った補正となる可
能性が高くなる。以上よりSYNCパターン検出回路2
7によって、SYNC部でのみ位相制御方向計数回路2
3が動作するように構成すれば、より高い制度で周波数
補正を行うことができる。尚、その他のブロックの動作
については第1実施例と同様なので説明を省略する。
して均等であるので、ジッタやピークシフトはほとんど
ない。したがって、このパターン内における位相のずれ
は、ほとんど周波数の変動によるものといえる。逆にジ
ッタやピークシフトが多く存在するID部、及びデータ
部では、周波数変動がなくても位相制御方向の片寄りが
生じることもあり、ID部、及びデータ部においては本
発明による周波数補正の方向では、誤った補正となる可
能性が高くなる。以上よりSYNCパターン検出回路2
7によって、SYNC部でのみ位相制御方向計数回路2
3が動作するように構成すれば、より高い制度で周波数
補正を行うことができる。尚、その他のブロックの動作
については第1実施例と同様なので説明を省略する。
【0016】
【発明の効果】以上説明したように本発明では、位相制
御方向を計数することにより周波数変動を検出して周波
数補正を行うので、フロッピィディスクに書き込み時と
読み出し時で駆動装置が異なることに起因した再生デー
タの周波数変動や、スピンドルモータ自身の回転数偏差
(ワウ・フラッタ)による再生データの周波数変動があ
っても、同期をはずすことがない制度の高い位相制御回
路が得られるという効果がある。
御方向を計数することにより周波数変動を検出して周波
数補正を行うので、フロッピィディスクに書き込み時と
読み出し時で駆動装置が異なることに起因した再生デー
タの周波数変動や、スピンドルモータ自身の回転数偏差
(ワウ・フラッタ)による再生データの周波数変動があ
っても、同期をはずすことがない制度の高い位相制御回
路が得られるという効果がある。
【図1】本発明の第1実施例を示すブロック図である。
【図2】前記第1実施例の主要信号のタイミング図であ
る。
る。
【図3】本発明の第2実施例を示すブロック図である。
【図4】従来例のブロック図である。
【図5】従来例の正常時におけるタイミング図である。
【図6】従来例の正常時のタイミング図である。
【図7】従来例の異常時のタイミング図である。
【図8】図7の続きを示すタイミング図である。
11,21,31 基準化回路 12,22 位相差検出回路 13,23 位相制御方向計数回路 14,24 所定範囲超過検出回路 15,25 周波数設定回路 16,26 周波数、位相制御回路 27 SYNCパターン検出回路 32 二進カウンタ 33 Dタイプ・フリップフロップ
Claims (1)
- 【請求項1】 入力信号と所定の位相関係を有する出力
信号を出力するディジタル位相制御回路において、前記
入力信号と前記出力信号との位相差を検出する位相差検
出手段と、前記検出された位相差に応じて前記出力信号
の位相を制御する位相制御手段と、前記位相差検出手段
の出力信号が示す制御の方向によって出力値を増加また
減少する計数手段と、前記計数手段の出力値が所定の範
囲を越えたとき前記出力信号の周波数の変化を位相制御
手段に指示する周波数設定手段とを備えたことを特徴と
するディジタル位相制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3295057A JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3295057A JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05110423A true JPH05110423A (ja) | 1993-04-30 |
Family
ID=17815762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3295057A Pending JPH05110423A (ja) | 1991-10-15 | 1991-10-15 | デイジタル位相制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05110423A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236216A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Denshi Ltd | 位相同期回路 |
JPS642419A (en) * | 1987-06-25 | 1989-01-06 | Sony Corp | Pll circuit |
JPH01243620A (ja) * | 1988-03-24 | 1989-09-28 | Nec Corp | ディジタル位相同期発振器 |
JPH02170722A (ja) * | 1988-12-23 | 1990-07-02 | Japan Radio Co Ltd | Dpllにおける適応制御回路 |
-
1991
- 1991-10-15 JP JP3295057A patent/JPH05110423A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61236216A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Denshi Ltd | 位相同期回路 |
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