JPS61236216A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明はディジタル位相同期回路の改良に関するもの
である。

（従来技術とその問題点） 第４図は従来技術の構成による位相同期回路のブロック
図である。ａはクロック信号でｂは出力繰返し信号、Ｃ
は入力繰返し信号であり、３はカウンタであり分周数Ｎ
は固定である。４は位相比較回路で、進み判定出力ｄは
パルス除去回路１に与えられ、遅れ判定出力ｅはパルス
挿入回路２に与えられる。入力繰返し信号Ｃと出力繰返
し信号すの間に位相差があり、出力繰返し信号すが入力
繰返し信号Ｃよりも遅れている場合に位相比較回路４は
遅れ判定出力ｅだけを出力し、逆に進んでいる時には、
進み判定出力ｄのみを出力する。これら出力信号により
パルス除去回路１は進み判定出力ｄにより第２図に示す
波形図の如くクロック信号ａのパルス列から１ケだけパ
ルスを除去し。

ｆのパルス列を出力する。進み判定出力ｄがない場合に
はクロック信号ａとパルス列ｆは等しく・。

一方パルス挿入回路２は遅れ判定出力ｅにより第３図に
示す波形図の如くクロック信号に等しいノ（ルス列ｆの
１ケのパルスを２ケのパルスに分離し。

パルス列ｇを出力する。遅れ判定出力ｅがない場合には
パルス列ｆとパルス列ｇは等しい。）くルス除去回路１
によりパルスを１ケ欠（・たパルス列ｆあるいはパルス
挿入回路２によりパルスを１ケ付加されたパルス列ｇは
カウンタ３に与えられＮ分燭され、ワンショットマルチ
バイブレータ５でデユーティを約５０％に波形成形して
出力繰返し信号すを得る。場合によっては、カウンタ３
の出力がデユーティ５０％であり、ワンショットマルチ
バイブレータ５が不要の場合がある。以上Ｑような構成
の位相同期回路は公知であり、この場合入力繰返し信号
Ｃの周波数ｆｉと出力繰返し信号すの周波数ｆｏ　は等
しい必要があり、クロック信号周波数ｆＣはｆｏとカウ
ンタ３の分周数Ｎの積である。入力繰返し信号Ｃの１周
期に１回、クロック信号ａからパルスを除去することに
より出力繰返し信号すの位相は遅れ、パルスを付加する
ことにより出力繰返し信号すの位相は進む。ｆｉとｆＯ
は等しいから何周期か前記の動作を繰返すことによって
必ず位相同期が可能である。しかし入出力繰返し信号に
周波数の差があってその周期差がクロック信号ａの周期
よりも大きいと位相同期は不可能となるという欠点があ
り、入力繰返し信号の周波数が変化するシステムには使
えないという問題点があった。

（目的） この発明は前記の欠点を除去するために入力繰返し信号
の周波数が変化しても位相同期可能としたものである。

この発明の他の目的は位相同期完了後入力周波数を知る
ことができる出力を得られるようにすることにある。

（実施例） 本発明はクロック信号を分周するカウンタをプログラマ
ブルにし、その分周数を位相の進み遅れにより変化させ
入力繰返し信号の周波数の変化に追従できるようにし、
前記分周数から入力繰返し信号の周波数を知ろうとする
ものである。

第１図に本発明の実施例のブロック図を示す。

入力繰返し信号Ｃと出力繰返し信号すの位相を比較する
位相比較回路４およびクロック信号ａのパルス列から位
相の進み判定出力ｄによって１ケのパルスを除去するパ
ルス除去回路１９位相の遅れ判定出力ｅによってパルス
列ｆにパルスを１ケ付加するパルス挿入回路２は既述の
従来技術の例と同一の動作をする。プログラマブルカウ
ンタ６の出力を５０％デユーティの出力繰返し信号すに
変換するワンショットマルチバイブレータ５も従来技術
の例と同一の動作をする。進み判定出力ｄはアンドゲー
ト９を介してアップダウンカウンタ７のダウン端子に入
力される。これによりアップダウンカウンタ７の並列出
力の値は１だけ減じられてプログラマブルカウンタ６の
プログラム端子の下位ピットに与えられる。プログラマ
ブルカウンタ６のプログラム端子の上位の残りは固定で
あり総分周数Ｎは固定の分周数Ｎ１とアップダウンカウ
ンタにより与えられる分局数Ｎ２の和で与えられる。

アップダウンカウンタの出力値はデコーダ８にも与えら
れ、デコーダ８はアップダウンカウンタの上限値および
下限値を判定し上限値に等しく・時はアップ禁止出力ｉ
をアンドゲート１０へ、下限値に等しい時はダウン禁止
出力ｊをアンドゲート９へ与えて、それぞれ進み判定出
力ｄおよび遅れ判定出力ｅを禁止し、アップダウンカウ
ンタ７の出力値が上下限の範囲を越えて動作しな（・よ
うに作用する。出力繰返し信号すの位相が入力繰返し信
号Ｃよりも遅れていた場合には従来技術の例と同様にパ
ルス挿入回路２が動作し出力繰返し信号すの位相を進め
ると同時にアンプダウンカウンタ７の出力値を１だけ減
じてプログラマブルカウンタ６の線分周数Ｎを減じクロ
ック信号ａと出力繰返し信号の比を減じることにより、
出力周波数ｆｏを高くするように作用する。出力繰返し
信号すの位相が入力繰返し信号Ｃよりも進んでいた場合
にはパルス除去回路１が動作し、出力繰返し信号すの位
相を遅らせると同時にプログラマブルカウンタ６の総会
局数Ｎを加算し出力繰返し信号すの周波数ｆｏを低くす
るように動作する。

前記一連の動作は入力繰返し信号Ｃの一周期に１回作用
する。以上述べた動作により初期状態で入力繰返し信号
Ｃと出力繰返し信号すの位相差が路１およびパルス挿入
回路２によって位相差の修正がはかられ、プログラマブ
ルカウンタ６の線分周数を変化することによって周波数
差と位相差の修正がはかられて最終的に入力繰返し信号
Ｃと出力繰返し信号すとの位相同期が実現できる。デコ
ーダ８とアントゲ−）９．１０により成る付加機能は前
述のようにアップタウンカウンタ７の出力値の可変範囲
を制限し、プログラマブルカウンタ６の線分周数Ｎの範
囲を制限することになるので入力繰返し信号周波数ｆｉ
の同期可能範囲を制限することになるが入出力信号の位
相差の変化を短時間になくシ、収束させる効果があり９
本発明回路系が不安定になることを防止することができ
る。アップダウ・ンカウンタフの出力値り、〜ｈ、を外
部にとり出すことによりこの値によって位相同期してい
る時には外部から入力繰返し信号周波数ｆｉを知ること
ができる。第１図ではアップダウンカウンタ値を３ピツ
、・ト：どしているがより少なくても大きくても動作は
同様である。

（効果） 以上述べたように本発明によれば、入力周波数が変化し
ても位相同期が可能となり２位相同期に達するまでの時
間を短縮できる。また外部で入力周波数の識別が可能と
なり、ディジタル回路による位相同期回路の応用範囲が
飛躍的に拡大できる。

【図面の簡単な説明】

第４図は従来の位相同期回路ブロック図、第２図はパル
ス除去回路の入出力波形、第３図はパルス挿入回路の入
出力波形、第１図は本発明回路の一実施例のブロック図
である。 １：パルス除去回路、２：パルス挿入回路、３：カウン
タ、４：位相比較回路、５：ワンショノトマルチバイブ
レータ、６：プログラマブルカウンタ、７：アンプダウ
ンカウンタ、８：デコーダ。 ９：アンドゲート、１０：アンドゲート、ａ：クロノク
信号、ｂ＝出力繰返し信号、ｃ：入力繰返し信号、ｄ：
進み判定出力、ｅ：遅れ判定出力、「：パルス列９ｇ　
：パルス列、ｈ、　−ｈ３：アノフタランカウンタ出力
、ｉニアノブ禁止出力、ｊ：ダウン禁止出力。

Claims (3)

【特許請求の範囲】
1. （１）入力繰返し信号と出力繰返し信号の位相差を判定
   する位相比較回路を有し、該位相比較器の進み判定出力
   はクロックパルスを１ケだけ除去するパルス除去回路と
   アップダウンカウンタのアップ端子に接続され、前記位
   相比較回路の遅れ判定出力はクロックパルス列にパルス
   を１ケ付加するパルス挿入回路と前記アップダウンカウ
   ンタのダウン端子に接続されており、クロックパルスは
   前記パルス除去回路と前記パルス挿入回路を介してプロ
   グラマブルカウンタに入力し、該プログラムブルカウン
   タで分周され、当該プログラマブルカウンタの分周数の
   下位の少なくとも１ビット前記アップダウンカウンタの
   値によって与えられ前記分周数の上位の残り部分の値は
   固定とするとともに該プログラマブルカウンタの出力を
   ワンショットマルチバイブレータでパルス幅を拡大して
   出力繰返し信号とすることを特徴とした位相同期回路。
2. （２）アップダウンカウンタの値の上限値をデコードし
   、その出力で該アップダウンカウンタのアップ入力を禁
   止し、該アップダウンカウンタの値の下限値をデコード
   しその出力で該アップダウンカウンタのダウン入力を禁
   止することを特徴とした特許請求の範囲第１項記載の位
   相同期回路。
3. （３）アップダウンカウンタの値を入力周波数判定信号
   として出力する端子を設けたことを特徴とした特許請求
   の範囲第２項記載の位相同期回路。