JPH0276415A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0276415A JPH0276415A JP63229269A JP22926988A JPH0276415A JP H0276415 A JPH0276415 A JP H0276415A JP 63229269 A JP63229269 A JP 63229269A JP 22926988 A JP22926988 A JP 22926988A JP H0276415 A JPH0276415 A JP H0276415A
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- JP
- Japan
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- circuit
- phase
- signal
- frequency division
- division ratio
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 16
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、位相同期回路に関し、特に２つの信号、例え
ば内部の任意の位相を持った信号と外部からの入力信号
とを位相同期させる位相同期回路に関する。
ば内部の任意の位相を持った信号と外部からの入力信号
とを位相同期させる位相同期回路に関する。
［従来の技術］
従来、この種の位相同期回路は、入力信号の位相とその
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じ発振器から発生されるクロック
・パルス列が分周される計数回路の分周比を、その量に
応じである固定的な値で制御し、被制御信号の位相を変
化させている。
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じ発振器から発生されるクロック
・パルス列が分周される計数回路の分周比を、その量に
応じである固定的な値で制御し、被制御信号の位相を変
化させている。
制御されたクロック・パルス列は、分周比の変化による
急激な位相変動を含んでいるが、平均的には人力周波数
に等しくなり位相同期が可能になる。
急激な位相変動を含んでいるが、平均的には人力周波数
に等しくなり位相同期が可能になる。
第２図は従来使用されてきたディジタル位相同期回路の
一例のブロック図である。同図で、１１は入力端子、１
２は出力端子、１３は発振器、１４は位相比較回路、１
５は積分回路、１６は信号検出回路、１７は分周比制御
回路、１８は計数回路である。
一例のブロック図である。同図で、１１は入力端子、１
２は出力端子、１３は発振器、１４は位相比較回路、１
５は積分回路、１６は信号検出回路、１７は分周比制御
回路、１８は計数回路である。
入力端子１１に人力した信号と計数回路１８から出力さ
れる被制御信号とが位相比較回路１４で位相比較され、
その位相の進みまたは遅れの結果を進みと遅れの２値で
積分回路１５に出力する。
れる被制御信号とが位相比較回路１４で位相比較され、
その位相の進みまたは遅れの結果を進みと遅れの２値で
積分回路１５に出力する。
積分回路１５では位相比較回路１４の進みまたは遅れの
結果を平滑化し、その平滑化した進み結果または遅れ結
果な分周比制御回路１７へ送出する。分周比制御回路１
７では平滑化した進み結果を受信した場合、計数回路１
８の分周比を非制御時の分周比よりも大きくし、発振器
１３からのクロック・パルス列を分周して被制御信号の
位相を遅らせる。
結果を平滑化し、その平滑化した進み結果または遅れ結
果な分周比制御回路１７へ送出する。分周比制御回路１
７では平滑化した進み結果を受信した場合、計数回路１
８の分周比を非制御時の分周比よりも大きくし、発振器
１３からのクロック・パルス列を分周して被制御信号の
位相を遅らせる。
また同様に分周比制御回路１７では、平滑化した遅れ結
果を受信した場合、計数回路１８の分周比を非制御時の
分周比より小さくし、発振器１３からのクロック・パル
ス列を分周して被制御信号の位相を進める。以上により
、入力信号の位相と計数回路１８の出力信号の位相との
位相同期を可能とし、計数回路１８の出力信号を出力端
子１２へ送出する。
果を受信した場合、計数回路１８の分周比を非制御時の
分周比より小さくし、発振器１３からのクロック・パル
ス列を分周して被制御信号の位相を進める。以上により
、入力信号の位相と計数回路１８の出力信号の位相との
位相同期を可能とし、計数回路１８の出力信号を出力端
子１２へ送出する。
入力端子１１に入力信号が無い場合には、信号検出回路
１６により検出し、その結果を分周比制御回路１７へ送
出する。分周比制御回路１７では計数回路１８での分周
比を非制御状態つまり固定とし、入力端子１１へ入力信
号が人力されるまで制御を行わない。
１６により検出し、その結果を分周比制御回路１７へ送
出する。分周比制御回路１７では計数回路１８での分周
比を非制御状態つまり固定とし、入力端子１１へ入力信
号が人力されるまで制御を行わない。
［発明が解決しようとする問題点］
上述した従来の位相同期回路では、位相比較回路１４の
出力信号が進みと遅れの２値しかとれないため、入力信
号と被制御信号との位相差が太きくても同じ制御しか行
わず、大きな位相差が出た場合では引き込みに時間がか
かる場合があるという欠点がある。
出力信号が進みと遅れの２値しかとれないため、入力信
号と被制御信号との位相差が太きくても同じ制御しか行
わず、大きな位相差が出た場合では引き込みに時間がか
かる場合があるという欠点がある。
［問題点を解決するための手段］
上記従来の問題点を解決する本発明は、出力端子におけ
る被制御信号の位相を入力端子における入力信号の位相
に同期させる位相同期回路において、前記入力信号と前
記被制御信号との位相の進みあるいは遅れを多値で検出
する位相比較回路、 と、前記位相比較回路からの位
相の進みあるいは遅れの多値検出信号を平滑化する積分
回路と、前記入力信号の有無を検出する信号検出回路と
、前記積分回路の出力結果および前記信号検出回路の出
力結果をもとに前記入力信号と前記被制御信号とを位相
同期させ得る分周比を多値の中から決定する分周比制御
回路と、パルスを出力する発振回路と、前記主発振回路
からのパルスを前記分周比制御回路の出力結果により分
周する計数回路とを備える構成としている。
る被制御信号の位相を入力端子における入力信号の位相
に同期させる位相同期回路において、前記入力信号と前
記被制御信号との位相の進みあるいは遅れを多値で検出
する位相比較回路、 と、前記位相比較回路からの位
相の進みあるいは遅れの多値検出信号を平滑化する積分
回路と、前記入力信号の有無を検出する信号検出回路と
、前記積分回路の出力結果および前記信号検出回路の出
力結果をもとに前記入力信号と前記被制御信号とを位相
同期させ得る分周比を多値の中から決定する分周比制御
回路と、パルスを出力する発振回路と、前記主発振回路
からのパルスを前記分周比制御回路の出力結果により分
周する計数回路とを備える構成としている。
［実施例］
次に、本発明の一実施例について図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例に係る位相同期回路のブロッ
ク図である。１は入力端子、２は出力端子、３は発振回
路、４は位相比較回路、５は積分回路、６は信号検出回
路、７は分周比制御回路、８は計数回路である。入力端
子１は位相比較回路４および信号検出回路８に接続され
、位相比較回路４と信号検出回路６が積分回路５に接続
されている。この積分回路５には分周比制御回路７が、
分周比制御回路７には計数回路８が接続されている。ま
た、出力端子２と発振回路３はそれぞれ計数回路８の入
力側と出力側に接続され、計数回路８の出力側はさらに
位相比較回路４の入力端に接続されている。
ク図である。１は入力端子、２は出力端子、３は発振回
路、４は位相比較回路、５は積分回路、６は信号検出回
路、７は分周比制御回路、８は計数回路である。入力端
子１は位相比較回路４および信号検出回路８に接続され
、位相比較回路４と信号検出回路６が積分回路５に接続
されている。この積分回路５には分周比制御回路７が、
分周比制御回路７には計数回路８が接続されている。ま
た、出力端子２と発振回路３はそれぞれ計数回路８の入
力側と出力側に接続され、計数回路８の出力側はさらに
位相比較回路４の入力端に接続されている。
入力端子１に信号が入力されると、計数回路８の出力信
号の位相と入力信号の位相との位相の進み量あるいは遅
れ量の検出を位相比較回路４で行う。位相比較回路４は
、入力信号に対し計数回路８の出力信号との位相差を多
値で検出し、それぞれ積分回路５に出力する。
号の位相と入力信号の位相との位相の進み量あるいは遅
れ量の検出を位相比較回路４で行う。位相比較回路４は
、入力信号に対し計数回路８の出力信号との位相差を多
値で検出し、それぞれ積分回路５に出力する。
積分回路５では、位相比較回路４の出力信号をそれぞれ
平滑化し、分周比制御回路７へその結果を出力する。信
号検出回路６は入力端子１で入力信号の有無を検出し、
その結果を分周比制御回路７へ送出する。
平滑化し、分周比制御回路７へその結果を出力する。信
号検出回路６は入力端子１で入力信号の有無を検出し、
その結果を分周比制御回路７へ送出する。
入力端子１に入力信号がある場合、分周比制御回路７は
積分回路５の出力結果により計数回路８の分周比を制御
する。つまり、入力信号の位相に対し計数回路８の出力
信号の位相がある値だけ進んている場合、非制御時の分
周比に比べ分周比をある値だけ大きくし、発振回路３か
らのパルスを分周し、計数回路８の出力信号の位相を遅
らせる。例えば、非制御時の分周比をＮとすると、ある
値Ｘ以内の位相進みの検出時には分周比をＮ＋１とし、
Ｘ以上の位相進みの検出時にはＮ＋２とする。
積分回路５の出力結果により計数回路８の分周比を制御
する。つまり、入力信号の位相に対し計数回路８の出力
信号の位相がある値だけ進んている場合、非制御時の分
周比に比べ分周比をある値だけ大きくし、発振回路３か
らのパルスを分周し、計数回路８の出力信号の位相を遅
らせる。例えば、非制御時の分周比をＮとすると、ある
値Ｘ以内の位相進みの検出時には分周比をＮ＋１とし、
Ｘ以上の位相進みの検出時にはＮ＋２とする。
また、入力信号の位相に対し計数回路８の出力信号の位
相がある値だけ遅れている場合、非制御時の分周比に比
べ分周比をある値だけ小さくし、発振回路３からのパル
スを分周し計数回路８の出力信号の位相を進ませる。例
えば、非制御時の分周比をＮとすると、Ｘ以内の位相遅
れ検出時には分周比をＮ−１とし、Ｘ以上の位相進みの
検出時にはＮ＋２とする。計数回路１０の出力信号は出
力端子２および位相比較回路４へ送出する。
相がある値だけ遅れている場合、非制御時の分周比に比
べ分周比をある値だけ小さくし、発振回路３からのパル
スを分周し計数回路８の出力信号の位相を進ませる。例
えば、非制御時の分周比をＮとすると、Ｘ以内の位相遅
れ検出時には分周比をＮ−１とし、Ｘ以上の位相進みの
検出時にはＮ＋２とする。計数回路１０の出力信号は出
力端子２および位相比較回路４へ送出する。
［発明の効果］
以上説明したように本発明は、出力端子における被制御
信号の位相を入力端子における人カイ８号の位相に同期
させる位相同期回路において、前記入力信号と前記被制
御信号との位相の進みあるいは遅れを多値で検出する位
相比較回路と、前記位相比較回路からの位相の進みある
いは遅れの多値検出信号を平滑化する積分回路と、前記
入力信号の有無を検出する信号検出回路と、前記積分回
路の出力結果および前記信号検出回路の出力結果をもと
に前記入力信号と前記被制御信号とを位相同期させ得る
分周比を多値の中から決定する分周比制御回路と、パル
スを出力する発振回路と、前記主発振回路からのパルス
を前記分周比制御回路の出力結果により分周する計数回
路とを備えることにより、入力信号と被制御信号との位
相差を多値で検出し位相制御を多値で行うため、大きな
位相差では大きな制御を小さな位相差では小さな制御を
行うことができ、位相差の大きな時の引き込み時間を短
くできる効果がある。
信号の位相を入力端子における人カイ８号の位相に同期
させる位相同期回路において、前記入力信号と前記被制
御信号との位相の進みあるいは遅れを多値で検出する位
相比較回路と、前記位相比較回路からの位相の進みある
いは遅れの多値検出信号を平滑化する積分回路と、前記
入力信号の有無を検出する信号検出回路と、前記積分回
路の出力結果および前記信号検出回路の出力結果をもと
に前記入力信号と前記被制御信号とを位相同期させ得る
分周比を多値の中から決定する分周比制御回路と、パル
スを出力する発振回路と、前記主発振回路からのパルス
を前記分周比制御回路の出力結果により分周する計数回
路とを備えることにより、入力信号と被制御信号との位
相差を多値で検出し位相制御を多値で行うため、大きな
位相差では大きな制御を小さな位相差では小さな制御を
行うことができ、位相差の大きな時の引き込み時間を短
くできる効果がある。
第１図は本発明の一実施例に係る位相同期回路のブロッ
ク図、第２図は従来例による位相同期回路のブロック図
である。 １．１１：入力端子 ２，１２：出力端子３．１
３：発振回路 ４．１４二位相比較回路 ５．１５：積分回路 ６．１６：信号検出回路 ７．１７：分周比制御回路 ８．１８：計数回路
ク図、第２図は従来例による位相同期回路のブロック図
である。 １．１１：入力端子 ２，１２：出力端子３．１
３：発振回路 ４．１４二位相比較回路 ５．１５：積分回路 ６．１６：信号検出回路 ７．１７：分周比制御回路 ８．１８：計数回路
Claims (1)
- 出力端子における被制御信号の位相を入力端子における
入力信号の位相に同期させる位相同期回路において、前
記入力信号と前記被制御信号との位相の進みあるいは遅
れを多値で検出する位相比較回路と、前記位相比較回路
からの位相の進みあるいは遅れの多値検出信号を平滑化
する積分回路と、前記入力信号の有無を検出する信号検
出回路と、前記積分回路の出力結果および前記信号検出
回路の出力結果をもとに前記入力信号と前記被制御信号
とを位相同期させ得る分周比を多値の中から決定する分
周比制御回路と、パルスを出力する発振回路と、前記主
発振回路からのパルスを前記分周比制御回路の出力結果
により分周する計数回路とを備えることを特徴とする位
相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229269A JPH0276415A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229269A JPH0276415A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276415A true JPH0276415A (ja) | 1990-03-15 |
Family
ID=16889465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229269A Pending JPH0276415A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276415A (ja) |
-
1988
- 1988-09-13 JP JP63229269A patent/JPH0276415A/ja active Pending
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