JPH0276417A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0276417A JPH0276417A JP63230368A JP23036888A JPH0276417A JP H0276417 A JPH0276417 A JP H0276417A JP 63230368 A JP63230368 A JP 63230368A JP 23036888 A JP23036888 A JP 23036888A JP H0276417 A JPH0276417 A JP H0276417A
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- JP
- Japan
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- circuit
- frequency division
- division ratio
- signal
- ratio control
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路に関し、特に２つの信号、例えば
、内部の任意の位相を持つ信号と外部からの入力信号を
位相同期させる位相同期回路に関する。
、内部の任意の位相を持つ信号と外部からの入力信号を
位相同期させる位相同期回路に関する。
従来、この種の位相同期回路は、入力信号の位相とその
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じて、発振器から発生する基準パ
ルス列を分周する計数回路の分周比を制御し、被制御信
号の位相を変化させている。分周された基準パルス列は
分周比の変化による急激な位相変動を含んでいるが、平
均的には入力信号の周波数に等しくなり位相同期が可能
になる。
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力に応じて、発振器から発生する基準パ
ルス列を分周する計数回路の分周比を制御し、被制御信
号の位相を変化させている。分周された基準パルス列は
分周比の変化による急激な位相変動を含んでいるが、平
均的には入力信号の周波数に等しくなり位相同期が可能
になる。
又、回路を同期はすれ又は電源接によりリセットした時
、被制御信号が任意の位相から発生し上述した制御を繰
返すことにより、徐々に位相同期状態となる。この位相
同期するまでの時間を引込み時間と言う。
、被制御信号が任意の位相から発生し上述した制御を繰
返すことにより、徐々に位相同期状態となる。この位相
同期するまでの時間を引込み時間と言う。
第２図は従来の位相同期回路の一例のブロック図である
。
。
第２図に示すように、入力端子７からの入力信号と被制
御信号との位相を比較する位相比較回路１と、入力信号
の有無を検出する信号検出回路２と、位相比較回路１か
らの比較結果の進み又は遅れ量を積分して平滑化する積
分回路３と、信号積出回Ｉ￥８２からの入力信号無しの
検出結果を受けて分周比を固定化しかつ積分回路３から
の出力に応じて分周比を制御する分周比制御回路４と、
基準パルス列を発生する発振回路５と、分周比制御回路
４からの出力にしたがって基準パルス列を分周し被制御
信号を出力する計数回路６とを含んで構成される。
御信号との位相を比較する位相比較回路１と、入力信号
の有無を検出する信号検出回路２と、位相比較回路１か
らの比較結果の進み又は遅れ量を積分して平滑化する積
分回路３と、信号積出回Ｉ￥８２からの入力信号無しの
検出結果を受けて分周比を固定化しかつ積分回路３から
の出力に応じて分周比を制御する分周比制御回路４と、
基準パルス列を発生する発振回路５と、分周比制御回路
４からの出力にしたがって基準パルス列を分周し被制御
信号を出力する計数回路６とを含んで構成される。
第２図において、入力端子７からの入力信号と計数回路
６からの発振回路５の出力の基準パルス列を分周した被
制御信号とが位相比較回路１で位相比較され、両信号間
の位相の進みまたは遅れの結果を積分回路３に出力する
。
６からの発振回路５の出力の基準パルス列を分周した被
制御信号とが位相比較回路１で位相比較され、両信号間
の位相の進みまたは遅れの結果を積分回路３に出力する
。
積分回路３では位相比較回路１からの位相の進みまたは
遅れの結果を積分して平滑化し、平滑化した進み結果ま
たは遅れ結果を分周比制御回路４へ送出する。
遅れの結果を積分して平滑化し、平滑化した進み結果ま
たは遅れ結果を分周比制御回路４へ送出する。
一方、信号検出回路２は入力信号の有無を検出し入力信
号有りを検出しなとき分周比制御回路４に分周比制御を
指示し、分周比制御回路４はその分周比制御指示に応じ
て平滑化した進み結果を受けたとき計数回路６の分周比
を非制御時の分周比より大きくし、計数回路６は制御さ
れた分周比て発振回路５の基準パルス列を分周して被制
御信号の位相を遅らせる。
号有りを検出しなとき分周比制御回路４に分周比制御を
指示し、分周比制御回路４はその分周比制御指示に応じ
て平滑化した進み結果を受けたとき計数回路６の分周比
を非制御時の分周比より大きくし、計数回路６は制御さ
れた分周比て発振回路５の基準パルス列を分周して被制
御信号の位相を遅らせる。
又、同様に分周非制御回路４では、平滑化した遅れ結果
を受けた場合、計数回路６の分周比を非制御時の分周比
より小さくし、発振回路５からの基準パルス列を分周し
て被制御信号の位相を進め、入力信号の位相と計数回路
６の出力信号である被制御信号の位相との位相同期を可
能とし、計数回路６の出力信号を出力端子８へ送出する
。
を受けた場合、計数回路６の分周比を非制御時の分周比
より小さくし、発振回路５からの基準パルス列を分周し
て被制御信号の位相を進め、入力信号の位相と計数回路
６の出力信号である被制御信号の位相との位相同期を可
能とし、計数回路６の出力信号を出力端子８へ送出する
。
入力端子７に入力信号が無い場合には、信号検出回路２
は入力信号が無いことを検出し、分周比制御回路４に分
周比固定を指示する。分周比制御回路４は計数回路６で
の分周比を非制御時の状態、即ち、固定とし、入力端子
７へ入力信号が入力されるまで制御を停止する。
は入力信号が無いことを検出し、分周比制御回路４に分
周比固定を指示する。分周比制御回路４は計数回路６で
の分周比を非制御時の状態、即ち、固定とし、入力端子
７へ入力信号が入力されるまで制御を停止する。
上述した従来の位相同期回路は、引込み動作に入る時、
即ち、リセットした時、被制御信号が任意の位相から始
まり、分周比の制御も進み又は遅れ゛方向に一定の量と
なっているので、入力信号と被制御信号との位相差が大
きな時には引込み時間が長くなるという欠点がある。
即ち、リセットした時、被制御信号が任意の位相から始
まり、分周比の制御も進み又は遅れ゛方向に一定の量と
なっているので、入力信号と被制御信号との位相差が大
きな時には引込み時間が長くなるという欠点がある。
本発明の位相同期回路は、入力信号と被制御信号の位相
を比較して両信号の位相の遅れ及び進みを検出する位相
比較回路と、前記入力信号の有無を検出する信号検出回
路と、前記位相比較回路からの位相の遅れ及び進み結果
を積分する積分回路と、引込み時に外部からのリセット
信号によって起動し予め設定した時間分周比を大きくす
る分周比制御信号を出力するタイマと、前記信号検出回
路が前記入力信号の無いことを検出したとき分周比を固
定しかつ前記分周比制御信号の発生中は前記分周比を大
きくし前記分周比制御信号の消滅時は前記積分回路の出
力にしたがって前記分周比を制御する分周比制御回路と
、基準パルスを出力する発振回路と、前記分周比制御回
路からの制御信号にしたがって前記基準パルスを分周し
前記被制御信号を出力する計数回路とを含んで構成され
る。
を比較して両信号の位相の遅れ及び進みを検出する位相
比較回路と、前記入力信号の有無を検出する信号検出回
路と、前記位相比較回路からの位相の遅れ及び進み結果
を積分する積分回路と、引込み時に外部からのリセット
信号によって起動し予め設定した時間分周比を大きくす
る分周比制御信号を出力するタイマと、前記信号検出回
路が前記入力信号の無いことを検出したとき分周比を固
定しかつ前記分周比制御信号の発生中は前記分周比を大
きくし前記分周比制御信号の消滅時は前記積分回路の出
力にしたがって前記分周比を制御する分周比制御回路と
、基準パルスを出力する発振回路と、前記分周比制御回
路からの制御信号にしたがって前記基準パルスを分周し
前記被制御信号を出力する計数回路とを含んで構成され
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、本実施例と前述した第２図の従来
の位相同期回路との相違点は、リセット端子９からのリ
セット信号かあったとき全回路をリセットした後、予め
設定した時間内は分周比制御量１８４ｏの分周比制御量
を大きくする分周比制御信号を出力するタイマ１０を設
けた点であり、その他の点は前述した第２図の位相同期
回路と構成及び動作とも同様であり説明を省略する。
の位相同期回路との相違点は、リセット端子９からのリ
セット信号かあったとき全回路をリセットした後、予め
設定した時間内は分周比制御量１８４ｏの分周比制御量
を大きくする分周比制御信号を出力するタイマ１０を設
けた点であり、その他の点は前述した第２図の位相同期
回路と構成及び動作とも同様であり説明を省略する。
第１図において、リセット端子９にリセット信号が入力
された場合、回路全体がリセットされタイマ１０が起動
する。タイマ１０は起動から時間ｔまで計時して、その
間、分周比制御回路４ａに分周比制御信号を送出し分周
比制御回路４ａの分周比制御量を大きくさせる。ここで
、時間ｔは公比制御回路４３の分周比制御量が大きくな
った時、入力信号と被制御信号の位相差１８０°である
ものを位相同期できる時間とする。
された場合、回路全体がリセットされタイマ１０が起動
する。タイマ１０は起動から時間ｔまで計時して、その
間、分周比制御回路４ａに分周比制御信号を送出し分周
比制御回路４ａの分周比制御量を大きくさせる。ここで
、時間ｔは公比制御回路４３の分周比制御量が大きくな
った時、入力信号と被制御信号の位相差１８０°である
ものを位相同期できる時間とする。
時間を経過後は、タイマ］０は停止し、分周比制御回路
４１の分周比制御量を積分回路３からの進み又は遅れ結
果にしたがった分周比制御量にもどし回路は通常動作と
なる。
４１の分周比制御量を積分回路３からの進み又は遅れ結
果にしたがった分周比制御量にもどし回路は通常動作と
なる。
以上説明したように本発明は、引込み時に分周比制御回
路の制御量を大きくすることにより、引込み時間を短縮
できる効果がある。
路の制御量を大きくすることにより、引込み時間を短縮
できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の位相同期回路の一例のブロック図である。 １・・・位相比較回路、２・・・信号検出回路、３・・
・積分回路、４，４ａ・・・分周比制御回路、５・・・
発振回路、６・・・計数回路、７・・・入力端子、８・
・・出力端子、９・・・リセット端子、１０・・・タイ
マ。 代理人 弁理士 内 原 音
の位相同期回路の一例のブロック図である。 １・・・位相比較回路、２・・・信号検出回路、３・・
・積分回路、４，４ａ・・・分周比制御回路、５・・・
発振回路、６・・・計数回路、７・・・入力端子、８・
・・出力端子、９・・・リセット端子、１０・・・タイ
マ。 代理人 弁理士 内 原 音
Claims (1)
- 入力信号と被制御信号の位相を比較して両信号の位相の
遅れ及び進みを検出する位相比較回路と、前記入力信号
の有無を検出する信号検出回路と、前記位相比較回路か
らの位相の遅れ及び進み結果を積分する積分回路と、引
込み時に外部からのリセット信号によって起動し予め設
定した時間分周比を大きくする分周比制御信号を出力す
るタイマと、前記信号検出回路が前記入力信号の無いこ
とを検出したとき分周比を固定しかつ前記分周比制御信
号の発生中は前記分周比を大きくし前記分周比制御信号
の消滅時は前記積分回路の出力にしたがって前記分周比
を制御する分周比制御回路と、基準パルスを出力する発
振回路と、前記分周比制御回路からの制御信号にしたが
って前記基準パルスを分周し前記被制御信号を出力する
計数回路とを含むことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230368A JPH0276417A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230368A JPH0276417A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276417A true JPH0276417A (ja) | 1990-03-15 |
Family
ID=16906762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230368A Pending JPH0276417A (ja) | 1988-09-13 | 1988-09-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276417A (ja) |
-
1988
- 1988-09-13 JP JP63230368A patent/JPH0276417A/ja active Pending
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