JPS6367022A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は位相同期回路に関し、＠Ｖｃ２つの信号、例え
ば内部の任意の位相を持つ念信号と外部からの入力信号
とを位相同期させるディジタル位相同期回路に関する。

（従来技術） 従来、この種の位相同期回路は、入力信号の位相とその
信号に同期させるべき被制御信号の位相とを比較する位
相比較回路の出力罠応じ発振器から発生されるクロック
パルス列が分周される計数回路の分局比をその量に応じ
て制御し、被制御信号の位相を変化させている。制御さ
れたクロックパルス列は分局比の変化による急激な位相
変動を含んでいるが、平均的には入力周波数に等しくな
り、位相同期が可能になる。また、入力信号が周期的に
断となる装置、例えば時分割方向制御方式によるデータ
伝送で使用されるこの種の回路は、信号の有無を検出す
る信号検出回路を備えており、信号入力検出時には上述
した制御を行い、信号非入力検出時には分周比の制御を
行わず入力信号の位相と被制御信号の位相との位相同期
を計っている。

第２図は従来使用されてきたディジタル位相同期回路の
一例のブロック図である。同図で１１は入力端子、１２
は出力端子、１３は発振器、１４は位相比較回路、１５
は積分回路、１６は信号検出回路、１７は分周比制御回
路、１８は計数回路である。入力端子１１Ｖｃ入力した
信号と計数回路１８から出力される被制御信号とが位相
比較回路１４で位相比較され、その位相の進みまたは遅
れの結果を積分回路１５に出力する。積分回路１５では
位相比較回路１４の進みまたは遅れの結果を平滑化し、
その平滑化した進み結果または遅れ結果を分局比制御回
路１７へ送出する。分周比制御回路１７では平滑化した
進み結果を受信した場合。

計数回路１８の分周比を非制御時の分周比よりも太きく
し、発振器１３からのクロックパルス列を分周して被制
御信号の位相を遅らせる。また同様に分局比制御回路１
７では、平滑化した遅れ結果を受信した場合、計数回路
１８の分周比を非制御時の分周比より小さくし、発振器
１３からのクロックパルス列を分周して被制御信号の位
相を進め、入力信号の位相と計数回路１８の出力信号の
位相との位相同期を可能とし、計数回路１８の出力信号
を出力端子１２へ送出する。

入力端子１１に入力信号が無い場合には、信号検出回路
１６により検出し、その結果を分周比制御回路１７へ送
出する。分局比制御回路１７では計数回路１８での分周
比を非制御状態つまり固定とし、入力端子１１へ入力信
号が入力されるまで制御を行わない。

（発明が解決しようとする問題点） 上述した従来の位相同期回路では、人力信号が無い状態
においては制御を行わないため、入力信号がある場合に
位相同期された被制御信号は次に入力信号が入力される
までは、入力信号に対して発振器の周波数のずれの分だ
け入力信号の位相に対して被制御信号の位相差が生じ、
平均的には入力信号と被制御信号の位相変動が大きくな
るという欠点がある。

（問題点を解決するための手段） 本発明に係るディジタル位相同期−回路は、入力信号と
被制御信号との位相の進みあるいは遅れを検出する位相
比較回路と、前記位相比較回路で前記入力信号の位相に
対し前記被制御信号の位相の進みを検出した時に出力す
る信号を平滑化する第１の積分回路と、前記位相比較回
路で前記入力信号の位相に対し前記被制御信号の位相の
遅れを検出した時に出力する信号を平滑化する第２の積
分回路と、前記第１の積分回路の出力信号と前記第２の
積分回路の出力信号を記憶するレジスタ回路と、前記入
力信号の有無を検出する信号検出回路と、前記第１の積
分回路の出力結果と前記第２の積分回路の出力結果と前
記レジスタ回路の出力結果および前記信号検出回路の出
力結果を基に前記入力信号と前記被制御信号とを位相同
期させ得る分周比を決定する分局比制御回路と、パルス
を出力する主発振回路と、前記主発振回路からのパルス
を前記分局比制御回路の出力結果により分周する計数回
路とを有して構成されている。

（実施例） 次に、本発明を図面を参照して実施例につき説明する。

第１図は本発明の実施例に係る位相同期回路のブロック
図である。１は入力端子、２Ｖｉ出力端子。

３は発振回路、４は位相比較回路、５は第１の積分回路
、６Ｖｉ第２の積分回路、７はレジスタ回路、８は信号
検出回路、９は分局比制御回路、１０Ｖｉ計数回路であ
る。入力端子１け位相比較回路４および信号検出回路８
に接続され、入力端子ＩＫ傷信号入力されると、計数回
路１０の出力信号の位相と入力信号の位相との位相の進
みあるいは遅れの検出を位相比較回路４で行う。前記入
力信号（対し計数回路１０の出力信号の位相の進みを検
出した時、第１の積分回路５に出力し、入力信号に対Ｉ
−で計数回路１０の出力信号の位相の遅れを検出した時
、第２の積分回路６に出力する。

第１の積分回路５および第２の積分回路６では、それぞ
れ位相比較回路４での出力信号の平滑化を計り、レジス
タ回路７および分周比制御回路９へその結果を出力する
。信号検出回路８は入力端子１で入力信号の有無を検出
し、その結果をレジスタ回路７および分周比制御回路９
へ送出する。

レジスタ回路７は、入力端子１に入力信号がある場合、
第１の積分回路５および第２の積分回路６の出力結果を
記憶し、入力端子１に入力信号が無い場合、記憶結果を
分局比制御回路９へ送出する。

入力端子ＩＶｃ入力信号がある場合、分周比制御回路９
は、第１の積分回路５および第２の積分回路６の出力結
果により計数回路１０の分周比を制御する。つまり入力
信号の位相に対し、計数回路１０の出力信号の位相が進
んでいる場合非制御時の分周比に比べ分周比を大きくし
、発振回路３からのパルスを分周し、計数回路１０の出
力信号の位相を遅らせる。例えば非制御時の分周比をＮ
とすると、位相進み検出時には分局比ｆ、Ｎ＋１とする
。また入力信号の位相に対し、計数回路１０の出力信号
の位相が遅れている場合、非制御時の分局比に比べ分周
比を小さくシ１発＃Ｒ１６４路３からのパルスを分周し
、計数回路１０の出力信号の位相を進ませる。例えば非
制御時の分局比をＮとすると、位相遅れ検出時には分局
比ｔＮ−１とする。

次に、入力端子ＩＶｃ入力信号が無い場合、分局比制御
回路９ではレジスタ回路７の出力結果を基に計数回路１
００分局比を制御する。レジスタ回路７の出力結果は、
入力端子ＩＶＣ入力信号がある場合の計数回路１０の出
力信号の位相を制御（−走置であり、またけｔ数回路１
０の出力信号の位相を進めた量と計数回路１０の出力信
号の位相を遅らせた量であるため、その各々の量の差に
より発振回路３の出力パルスを分周するｉＦ数回路１ｏ
の分局比を平均的（変化させる。計数回路１０の出カフ
　− 信号は出力端子２および位相比較回路４へ送出する。

（発明の効果） 以上説明したように本発明の回路は、入力信号がある場
合の位相制御情報を記憶することにより。

入力信号断の時においてもその記憶情報により平均的に
位相制御を行い、これによって人力信号と被制御信号の
位相変動を極力小さくすることができる効果がある。

【図面の簡単な説明】 第１図は本発明の実施例に係る位相同期回路のブロック
図、第２図は従来例による位相同期回路のブロック図で
ある。 １．１１・・・入力端子、　２，１２・・・出力端子、
３．１３・・・発振回路。 ４．１４・・・位相比較回路、 ５・・・第１の積分回路、　６・・・第２の積分回路、
７・・・レジスタ回路、　　８．１６・・・信号検出回
路、９．１７・・・分周比制御回路。 １０．１８・・・計数回路、　１５甲積分回路。

Claims (1)

【特許請求の範囲】
1. 出力端子における被制御信号の位相を入力端子における
   入力信号の位相に同期させる位相同期回路において、前
   記入力信号と前記被制御信号との位相の進みあるいは遅
   れを検出する位相比較回路と、前記位相比較回路で前記
   入力信号の位相に対し前記被制御信号の位相の進みを検
   出した時に出力する信号を平滑化する第１の積分回路と
   、前記位相比較回路で前記入力信号の位相に対し前記被
   制御信号の位相の遅れを検出した時に出力する信号を平
   滑化する第２の積分回路と、前記第１の積分回路の出力
   信号と前記第２の積分回路の出力信号を記憶するレジス
   タ回路と、前記入力信号の有無を検出する信号検出回路
   と、前記第１の積分回路の出力結果と前記第２の積分回
   路の出力結果と前記レジスタ回路の出力結果および前記
   信号検出回路の出力結果を基に前記入力信号と前記被制
   御信号とを位相同期させ得る分周比を決定する分周比制
   御回路と、パルスを出力する主発振回路と、前記主発振
   回路からのパルスを前記分周比制御回路の出力結果によ
   り分周する計数回路とを有し、前記計数回路の出力信号
   が前記出力端子に導かれることを特徴とする位相同期回
   路。