JPH0322706A - Ｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は所定の位相にロックした信号を供給するＰＬＬ
（Ｐｈａｓｅ　　Ｌｏｃｋ　　Ｌｏｏｐ）装置に関する
。

（従来の技術〉 従来のＰＬＬ装置は例えば第５図に示す如く構成されて
いた。高速クロック１００は分周器１１によって分周さ
れ、同期確立用の低速クロック２００となって選択回路
２に入力される。低速クロック１０１は分周器１ｎによ
って分周され、同期確立用の低速クロック３００となっ
て選択回路２に入力される。例えば選択回路２がクロッ
ク２００を入力して、これをＰＬＬ回路３に出力してい
る場合、ＰＬＬ回路３はクロック２００に同期すること
によって所定の位相にロックされた一定周波数の信号４
００を出力する。この様な状態で、高速クロック１００
が遮断された場合、選択回路２は前記クロック１００の
遮断検出信号５０を受けて、直ちに低速クロック３００
側に切り替わり、これを選択してＰＬＬ回路３に出力す
る。

ＰＬＬ回路３は選択回路２から入力される同期用クロッ
クに同期して、出力信号４００の位相をロックしている
ため、前記同期用クロックが２００から３００に切り替
わった瞬間、出力信号４００の周波数が不安定となり、
再び安定化するまである程度の時間を要するという欠点
があり、この間システムが不安定となる欠点があった。

第６図は上記欠点を回避するための従来例である。本例
では、選択回路２の前段に、分周器１１、ＰＬＬ回ｎ３
１及び分周器４１から成る第１のＰＬＬ系から、分周器
Ｉ　　　ＰＬＬ回路３。及び分ｎ　ゝ 周器４。から或る第ｎのＰＬＬ系までｎ個のＰＬＬ系を
備えており、全系は常時並行して動作している。選択回
路２は複数のＰＬＬ系のいずれか一個の出力信号を選択
して出力し、もし、現在使用しているＰＬＬ系のクロッ
クに遮断が生じると、瞬時に他のＰＬＬ系の出力信号を
選択して出力する。従って前記切り替え時の出力信号４
００の周波数は安定している。しかし、上記各ＰＬＬ系
の低速クロックの位相は互いに同期が取れていないため
、前記前記切り替え時に選択回路２からの出力信号の位
相が一瞬飛ぶため、この時システムに不安定な動作が生
じるという欠点があった。

（発明が解決しようとする課題〉 上記の如く、同期確立用の複数のクロック系を有し、こ
の中の一つを用いて動作するＰＬＬ装置では、現在使用
しているクロック系に障害が生じると、他の正常なクロ
ック系に切り替えて動作を続行するが、他のクロック系
に切り替えた瞬間、出力信号の周波数が不安定となった
り、位相に飛びが生じるため、システムに悪影響を与え
るという欠点があった。

そこで本発明は上記の欠点を除去するもので、障害が生
じたクロック系を他の正常なクロック系に切り替えた時
に、出力信号の周波数及び位相の連続性を維持すること
ができ、前記切り替え時にシステムに悪影響を与えるこ
とがない安定なＰＬＬ装置を提供することを目的として
いる。

〔発明の楕戒〕

（課題を解決するための手段〉 本発明は高速クロックを分周手段にて分周して同期確立
用の低速クロックを作成する複数のクロック系を有し、
選択切替手段にてその中の１つの低速クロックを選択し
てフェイズロックループ回路に入力することによって、
このフェイズロックループ回路を動作させる構成を有し
、更に現用の低速クロックに障害が生じると、直ちに前
記選択手段は他系の低速クロックを選択してこれを前記
フェイズロックループ回路に入力して動作を続行させる
構成を有するＰＬＬ装置において、前記選択手段によっ
てフェイズロックループ回路に入力する低速クロックを
現用から他系に切り替える際に、当該他系の高遠クロッ
クを分周する前記分周手段を前記フェイズロックループ
回路の信号を用いてリセットするリセット手段を具備し
た構成を有し、他の構成として、高速クロックを分周手
段にて分周して同期確立用の低速クロツクを作成する複
数のクロック系を有し、選択切替手段にてその中の１つ
の低速クロックを選択してフェイズロックループ回路に
入力することによって前記フェイズロックループ回路を
動作させる構成を有し、更に現用の低速クロックに障害
が生じると、直ちに前記選択手段は他系の低速クロック
を選択してこれを前記フェイズロックループ回路に入力
して動作を続行させる構成を有するＰＬＬ装置において
、前記選択切替手段から前記フェーズロックループ回路
に入力される現用の低速クロツクを、前記他系の分周手
段にフィードバックする信号還流手段を具備すると共に
、前記他系の分周手段により分周して得られる低速クロ
ックの位相をこの分周手段にフィードバックされる前記
低速クロックの位相に同期させる位相整合手段をこの他
系の分周手段に設けた構成を有する。

（作用〉 本発明のＰＬＬ装置において、リセット手段は前記選択
手段によってフェイズロックループ回路に入力する低速
クロックを現用から他系に切り替える際に、当該他系の
高速クロックを分周する前記分周手段を前記フェイズロ
ックループ回路の信号を用いてリセットする。

他の構成の作用として、信号還流手段は前記選択切替手
段から前記フェーズロックループ回路に入力される現用
の低速クロックを、前記他系の分周手段にフィードバッ
クする。他系の分周手段に設けられた位相整合手段は前
記他系の分周手段により分周して得られる低速クロック
の位相を、この分周手段にフィードバックされる前記低
速クロックの位相に同期させる。

〈実施例） 以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明のＰＬＬ装置の一実施例を示したブロック
図である。１１は高速クロツク（高速同期２次群クロッ
ク）１００を分周して同期確立用の低速クロック（８Ｋ
ＨＺ　）２００を作戒する分周器、１２は高速クロック
（高速同期２次群クロック）１０１を分周して同期確立
用の低速クロック（８ＫＨｚ　）３００を作成する分周
器で、リセット信号５００によってリセットされる機能
を有する。１３は低速クロック２００又は３００の中の
いずれか一方を選択して出力する選択回路、１４は選択
回路１３から出力される低速クロック２００又は３００
を位相同期確立用に用いることにより、位相がロックさ
れた一定の周波数の信号４００を発生するＰＬＬ回路、
１５はＰＬＬ回路１４の出力信号を１　／　ｎに分周し
て同ＰＬＬ回路１４の入力側にフィードバックする分周
器である。

第２図は第１図に示したＰＬＬ回路１４の詳細例を示し
たブロック図である。１４１は位相弁別器、１４２はロ
ーパスフィルタ（ＬＰＦ），１４３は電圧制御発振器で
ある。電圧制御発振器１４３の発信信号の位相は、位相
弁別器１４１の出力信号が所定値になるようにロックさ
れる。

第３図は第１図に示した分周器１２の詳細例を示したブ
ロック図である。１２１は入力クロック１０１を分周す
る分周部、１２２は分周部１２１の出力信号の位相合わ
せを一周期分行うＤフリップフロップである。

次に本実施例の動作について説明する。高速クロック１
００は分周器１１にて分周され、低速クロック２００と
なって選択回路１３に出力される。

又、高速クロック１０１は分周器１２にて分周され、低
速クロック３００となって選択回路１３に出力される。

通常、選択回路１３は分周器１１側に切り替わっており
、低速クロック２００をＰＬＬ回路１４に出力する。

ＰＬＬ回路１４は第２図に示すような構成を有し、電圧
制御発振器１４３は、位相弁別器１４１の出力信号をＬ
ＰＦ１４２にて積分した信号によって制御され、低速ク
ロック２００に同期した位相にて発振し、その出力信号
４００を外部に供給する。又、同時にこの出力信号４０
０は分周器１５によって分周された後、位相弁別器１４
１にフィードバックされているため、前記出力信号４０
０の位相は低速クロック２００の位相に同期してロック
されている。

このような状態で、高速クロック１００が遮断されると
、別途検出される遮断検出信号５０が選択回路１３に入
力され、選択回ＩＩＩＩ１３は分周器ｌ２側に切り換わ
る。この時、リセット信号５００が分周器１２に入力さ
れて、この分周器１２をリセットする。即ち、分周器１
２は第３図に示すような構成で、分周部１２１にて高速
クロック１０１を分周し、この分周クロックがＤフリッ
プフロップ１２２に入力され、このＤフリップフロップ
１２２の出力信号が低速クロック３００となって選択回
路１３に出力されている。ここで、Ｄフリップフロツブ
１２２のクロック端子ＣＫには高速クロック１０１が入
力されているため、分周部１２１による分周信号は、高
速クロック１０１に同期して、このＤフリップフロップ
１２２のＱ端子から低速クロック３００となって出力さ
れる。

従って、上記した如く、選択回路１３が分周器１２側に
切り替わった瞬間、分周部１２１をリセットすることに
よって、Ｄフリップフロップ１２２からはクロック１０
１に同期したタイミングで立ち上がる低速クロック信号
３００が出力され、これが、選択回路１３を介してＰＬ
Ｌ回路ｌ４に出力される。この為、高速クロック１０１
が十分に高い周波数であれば、この間のＰＬＬ回路１４
の位相弁別器１４１の出力信号の位相の揺らぎはＬＰＦ
１４２にて十分吸収できる範囲となるため、電圧制御発
振器１４３の出力信号４００は前記切り替えの前後で、
その位相及び周波数に揺らぎ又は飛びなどがない連続性
を雑持したものとなる。

本実施例によれば、選択回路ｌ３を切り替えて、低速ク
ロック２００に代えて低速クロック３００をＰＬＬ回１
１４に入力する際には、低速クロック３００は低速クロ
ック２００と位相整合がなされているため、前記切り替
えの前後におけるＰＬＬ回Ｉｉ４１４からの出力信号４
００の位相及び周波数の連続性を維持することができ、
本例のＰＬＬ装置を含むシステムを常に安定に動作させ
ることができる。

第４図は本発明の他の実施例を示したブロック図である
。本例は、選択回路１３から出力される低速クロックが
分周器１２側にフィードバックされている。このため、
選択回路１３が高速クロック１００側に切り替わってい
る時、低速用クロツク２００はＰＬＬ回路１４に入力さ
れると共に、分周器１２に入力される。分周器１２はフ
ィードバックされる低速クロック２００に同期して高速
クロック１０１を分周することにより、低速クロック３
００を作戒する。この為、低速クロック２００と３００
は互いに位相同期が取れた状態で、選択回路１３に入力
されることになる。

従って、高速クロック１０１が遮断した際に、選択回路
１３が低策クロック３００側に切り替わって、このクロ
ック３００をＰＬＬ回路１４に入力しても、ＰＬＬ回路
１４の出力信号４００の位相及び周波数に揺らぎ及びと
びは生ぜず、前記切り替えの前後にて信号４００の連続
性を維持することができ、前実施例と同様な効果がある
。

〔発明の効果〕

以上記述した如く本発明のＰＬＬ装置によれば、障害が
生じたクロック系を他の正常なクロック系に切り替えた
時に、出力信号の周波数及び位相の連続性を維持するこ
とができ、前記切り替え時にシステムに悪影響を与える
ことを防止して、常にシステムを安定に動作させること
ができる。

【図面の簡単な説明】

第１図は本発明のＰＬＬ装置の一実施例を示したブロッ
ク図、第２図は第１図に示したＰＬＬ回路１４の詳細例
を示したブロック図、第３図は第１図に示した分周器１
２の詳細例を示したブロック図、第４図は本発明の他の
実施例を示したブロック図、第５図は従来のＰＬＬ装置
の一例を示したブロック図、第６図は従来のＰＬＬ装置
の他の例を示したブロック図である。 １１，１２、１５・・・分周器 １３・・・選択回路 １４・・・ＰＬＬ回路 １２１・・・分周部 １２２・・・Ｄフリップフロップ

Claims (2)

【特許請求の範囲】
1. （１）高速クロックを分周手段にて分周して同期確立用
   の低速クロックを作成する複数のクロック系を有し、選
   択切替手段にてその中の１つの低速クロックを選択して
   フェイズロックループ回路に入力することによって、こ
   のフェイズロックループ回路を動作させる構成を有し、
   更に現用の低速クロックに障害が生じると、直ちに前記
   選択手段は他系の低速クロックを選択してこれを前記フ
   ェイズロックループ回路に入力して動作を続行させる構
   成を有するＰＬＬ装置において、前記選択手段によつて
   フェイズロックループ回路に入力する低速クロックを現
   用から他系に切り替える際に、当該他系の高速クロック
   を分周する前記分周手段を前記フェイズロックループ回
   路の信号を用いてリセットするリセット手段を具備した
   ことを特徴とするＰＬＬ装置。
2. （２）高速クロックを分周手段にて分周して同期確立用
   の低速クロックを作成する複数のクロック系を有し、選
   択切替手段にてその中の１つの低速クロックを選択して
   フェイズロックループ回路に入力することによつて前記
   フェイズロックループ回路を動作させる構成を有し、更
   に現用の低速クロックに障害が生じると、直ちに前記選
   択手段は他系の低速クロックを選択してこれを前記フェ
   イズロックループ回路に入力して動作を続行させる構成
   を有するＰＬＬ装置において、前記選択切替手段から前
   記フェーズロックループ回路に入力される現用の低速ク
   ロックを、前記他系の分周手段にフィードバックする信
   号還流手段を具備すると共に、前記他系の分周手段によ
   り分周して得られる低速クロックの位相をこの分周手段
   にフィードバックされる前記低速クロックの位相に同期
   させる位相整合手段をこの他系の分周手段に設けたこと
   を特徴とするＰＬＬ装置。