JPH07235873A - クロック発生用回路装置 - Google Patents
クロック発生用回路装置Info
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- JPH07235873A JPH07235873A JP6258408A JP25840894A JPH07235873A JP H07235873 A JPH07235873 A JP H07235873A JP 6258408 A JP6258408 A JP 6258408A JP 25840894 A JP25840894 A JP 25840894A JP H07235873 A JPH07235873 A JP H07235873A
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- JP
- Japan
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Links
- 238000001914 filtration Methods 0.000 claims description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 abstract 2
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 abstract 2
- 239000013078 crystal Substances 0.000 description 9
- 238000012544 monitoring process Methods 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 2
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- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
- Electric Clocks (AREA)
- Gyroscopes (AREA)
Abstract
(57)【要約】
【目的】 本発明は、安定な外部基準クロック信号を供
給されているデジタル通信回路網で使用されるクロック
発生器で、外部基準クロック信号の故障の場合にも安定
した動作を維持できるクロック発生器を提供することを
目的とする。 【構成】 第１の位相ロックループPLL1がスイッチ3 を
介して第２の位相ロックループPLL2に接続され、通常の
動作期間中、基準クロック信号が第１および第２の位相
ロックループPLL1，PLL2に供給され、基準クロック信号
の故障の場合にはスイッチ3 が基準クロック信号の代り
に第１の位相ロックループの出力を第２の位相ロックル
ープに供給してシステムのクロック信号を供給すること
を特徴とする。各位相ロックループは位相検出器11, 21
と可変周波数発振器を備え、この可変周波数発振器は両
位相ロックループに関連した固定周波数発生器4 と、各
位相ロックループ中で後続するレジスタ13, 23と加算器
12, 22で構成されている。
給されているデジタル通信回路網で使用されるクロック
発生器で、外部基準クロック信号の故障の場合にも安定
した動作を維持できるクロック発生器を提供することを
目的とする。 【構成】 第１の位相ロックループPLL1がスイッチ3 を
介して第２の位相ロックループPLL2に接続され、通常の
動作期間中、基準クロック信号が第１および第２の位相
ロックループPLL1，PLL2に供給され、基準クロック信号
の故障の場合にはスイッチ3 が基準クロック信号の代り
に第１の位相ロックループの出力を第２の位相ロックル
ープに供給してシステムのクロック信号を供給すること
を特徴とする。各位相ロックループは位相検出器11, 21
と可変周波数発振器を備え、この可変周波数発振器は両
位相ロックループに関連した固定周波数発生器4 と、各
位相ロックループ中で後続するレジスタ13, 23と加算器
12, 22で構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル通信回路網で
使用されるクロック発生器用の回路装置に関する。
使用されるクロック発生器用の回路装置に関する。
【０００２】
【従来の技術】エラーのないデ−タ伝送を確実にするた
めこのようなクロック発生器の正確性と安定性に非常に
厳しい条件が要求されている。例えばこれらの目的でマ
イクロプロセッサ制御デジタル位相ロックループを使用
することが知られている。このようなクロック発生器で
は位相ロックループに矛盾する条件が要求されている。
一方で位相ロックループの帯域幅は時間間隔エラー（Ｔ
ＩＥ）に関する必要条件を満たせる程の幅を有しなけれ
ばならないが、他方では帯域幅はジッタ効果を最小化し
外部基準クロック信号の故障の場合のクロックの正確性
に変動を最小にする程度に狭い幅をもつ必要がある。こ
れらの矛盾する必要条件を満たすため、非常に高価な高
い安定度の水晶発振器が通常のクロック発生器で使用さ
れるが、特に基準クロックの故障時には、クロック周波
数の偏差は固有の安定性等の水晶発振器特性により実効
的に定められるように妥協せざるを得ない。
めこのようなクロック発生器の正確性と安定性に非常に
厳しい条件が要求されている。例えばこれらの目的でマ
イクロプロセッサ制御デジタル位相ロックループを使用
することが知られている。このようなクロック発生器で
は位相ロックループに矛盾する条件が要求されている。
一方で位相ロックループの帯域幅は時間間隔エラー（Ｔ
ＩＥ）に関する必要条件を満たせる程の幅を有しなけれ
ばならないが、他方では帯域幅はジッタ効果を最小化し
外部基準クロック信号の故障の場合のクロックの正確性
に変動を最小にする程度に狭い幅をもつ必要がある。こ
れらの矛盾する必要条件を満たすため、非常に高価な高
い安定度の水晶発振器が通常のクロック発生器で使用さ
れるが、特に基準クロックの故障時には、クロック周波
数の偏差は固有の安定性等の水晶発振器特性により実効
的に定められるように妥協せざるを得ない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、基準
クロック信号から得られ、それと同期する高周波数安定
のクロック信号を提供し、基準クロック信号の故障の場
合にも高い正確度でその周波数を維持することのできる
廉価なクロック発生器用の回路装置を提供することであ
る。
クロック信号から得られ、それと同期する高周波数安定
のクロック信号を提供し、基準クロック信号の故障の場
合にも高い正確度でその周波数を維持することのできる
廉価なクロック発生器用の回路装置を提供することであ
る。
【０００４】
【課題を解決するための手段】この目的は、本発明のク
ロック発生器用の回路装置によって達成される。本発明
は、出力が周波数と位相について基準クロック信号と比
較されるデジタル通信回路網のクロック発生器用の回路
装置において、第１の位相ロックループがスイッチを介
して第２の位相ロックループに接続され、通常の動作期
間中、基準クロック信号が直接第１の位相ロックループ
に供給されると共にスイッチを通って第２の位相ロック
ループに供給され、基準クロック信号の故障の場合にス
イッチが基準クロック信号の代りに第１の位相ロックル
ープの出力を第２の位相ロックループに供給してシステ
ムのクロック信号を与えることを特徴とする。
ロック発生器用の回路装置によって達成される。本発明
は、出力が周波数と位相について基準クロック信号と比
較されるデジタル通信回路網のクロック発生器用の回路
装置において、第１の位相ロックループがスイッチを介
して第２の位相ロックループに接続され、通常の動作期
間中、基準クロック信号が直接第１の位相ロックループ
に供給されると共にスイッチを通って第２の位相ロック
ループに供給され、基準クロック信号の故障の場合にス
イッチが基準クロック信号の代りに第１の位相ロックル
ープの出力を第２の位相ロックループに供給してシステ
ムのクロック信号を与えることを特徴とする。
【０００５】本発明の特徴は位相ロックループにある矛
盾した必要条件は１つの位相ロックループでは達成され
ないが、クロック発生器は特定の特性にそれぞれ最適な
２つの位相ロックループを含んでいる点にある。２つの
デジタル位相ロックループが存在するが本発明の好まし
い実施例では高い安定性の水晶発振器の形態である単一
の固定周波数発生器と単一のマイクロプロセッサだけが
使用される。本発明の回路で使用されている水晶発振器
についての必要条件は通常のクロック発生器で使用され
る水晶発振器の必要条件ほど厳しいものではないので回
路の価格が低下する。第１の位相ロックループの機能は
外部のクロック信号が故障した場合に高い正確性のクロ
ック信号を与えることである。このループはそれ故、例
えば０．００１Ｈｚの狭い帯域幅、大きな時間間隔エラ
ーを有するがこの回路では分配されない。第２の位相ロ
ックループは分配されるシステムクロック信号を生成す
るように設計されている。
盾した必要条件は１つの位相ロックループでは達成され
ないが、クロック発生器は特定の特性にそれぞれ最適な
２つの位相ロックループを含んでいる点にある。２つの
デジタル位相ロックループが存在するが本発明の好まし
い実施例では高い安定性の水晶発振器の形態である単一
の固定周波数発生器と単一のマイクロプロセッサだけが
使用される。本発明の回路で使用されている水晶発振器
についての必要条件は通常のクロック発生器で使用され
る水晶発振器の必要条件ほど厳しいものではないので回
路の価格が低下する。第１の位相ロックループの機能は
外部のクロック信号が故障した場合に高い正確性のクロ
ック信号を与えることである。このループはそれ故、例
えば０．００１Ｈｚの狭い帯域幅、大きな時間間隔エラ
ーを有するがこの回路では分配されない。第２の位相ロ
ックループは分配されるシステムクロック信号を生成す
るように設計されている。
【０００６】この位相ロックループは例えば０．１Ｈｚ
の比較的広い帯域幅と小さい時間間隔エラーを有する。
の比較的広い帯域幅と小さい時間間隔エラーを有する。
【０００７】従って、通常の場合の水晶発振器よりも安
定性が少ない廉価な水晶発振器を使用して基準クロック
信号の故障のときでも高いＱと高い信頼性のクロック発
振器を有する回路装置が得られる。
定性が少ない廉価な水晶発振器を使用して基準クロック
信号の故障のときでも高いＱと高い信頼性のクロック発
振器を有する回路装置が得られる。
【０００８】
【実施例】本発明は添付図面を伴った実施例の後述の説
明からより明白になるであろう。図１を参照すると、ク
ロック発生器の回路装置は第１の位相ロックループ１、
第２の位相ロックループ２およびスイッチ３を具備す
る。通常の動作期間中、第１、第２の位相ロックル−プ
１、２の各発振器は入力に供給される各基準クロック信
号に同期される。基準クロック信号の存在は紛失パルス
検出器（図１では示さず）により監視される。外部基準
クロック信号が故障すると、紛失パルス検出器はスイッ
チ３を外部基準クロック信号から第１の位相ロックルー
プ１により与えられる内部クロック信号に切換えさせ、
従ってこれは第２の位相ロックループ２の基準クロック
信号になる。この方法で外部基準クロック信号が故障す
るならば、第１の位相ロックループ１は高い正確度の内
部基準クロック信号を第２の位相ロックループ２に提供
することができるように出力周波数の正確度に関して有
効に最適化されることができる。ジターと漂動は内部基
準クロック信号の周波数の正確度にほとんど影響しな
い。第１の位相ロックループ１も外部基準クロック信号
の周波数監視に関して最適化される。位相ロックル−プ
は非常に狭い帯域幅をもつので、その後に基準クロック
信号のみの周波数変化が非常に低速でしか起らない。基
準クロック信号の周波数変化は従ってよりよく検出され
ることができる。第２の位相ロックループは比較的広い
帯域幅を有し、従って小さい時間間隔エラーに対して最
適化される。さらに、予め定められた制限内でピークジ
ターを維持するため強く制動される。図２は回路装置の
詳細を示している。両者の位相ロックループに共通なの
は自動温度調節して安定化された固定周波数発生器４と
マイクロプロセッサ５である。第１の位相ロックループ
はさらに位相検出器11、加算器12、レジスタ13を具備す
る。第２の位相ロックループは類似のモジュール即ち、
位相検出器21、加算器22、レジスタ23と、さらに比較的
廉価の電圧制御発振器を備えた簡単な設計のアナログ位
相ロックループ24を含んでいる。このアナログ位相ロッ
クループ24に後続して分周器25が設けられている。加算
器12,22 とレジスタ13,23 は非常に小さいステップでマ
イクロプロセッサ５により調節される分周器を形成す
る。マイクロプロセッサ５と各加算器12,22 と各レジス
タ13,23との相互接続は可変周波数発振器のように動作
する。固定周波数発生器４は各レジスタ13,23 をクロッ
クし、その内容は各加算器12,22 中でマイクロプロセッ
サ５からのデジタル出力信号に加算される。加算器12,2
2 のキャリ出力ｃは周波数がマイクロプロセッサ５のデ
ジタル出力により小さいステップで変化されることがで
きるパルスシーケンスを提供する。このパルスシーケン
スがジターであるので第２の位相ロックループは出力端
部でジターのフィルタリングと、ほぼジターのないシス
テムクロックを与えるためのアナログ位相ロックループ
24を含む。本実施例ではアナログ位相ロックループ24は
また生成された周波数ｆ1 ＝２．０４８ＭＨｚをシステ
ムで必要とされ周波数ｆ2 ＝８．１９２ＭＨｚに変換す
る。分周器25はシステムクロック信号の周波数を基準ク
ロック信号の周波数に分割する。マイクロプロセッサ５
は第１、第２の位相ロックループの前述の特性を実現す
る。
明からより明白になるであろう。図１を参照すると、ク
ロック発生器の回路装置は第１の位相ロックループ１、
第２の位相ロックループ２およびスイッチ３を具備す
る。通常の動作期間中、第１、第２の位相ロックル−プ
１、２の各発振器は入力に供給される各基準クロック信
号に同期される。基準クロック信号の存在は紛失パルス
検出器（図１では示さず）により監視される。外部基準
クロック信号が故障すると、紛失パルス検出器はスイッ
チ３を外部基準クロック信号から第１の位相ロックルー
プ１により与えられる内部クロック信号に切換えさせ、
従ってこれは第２の位相ロックループ２の基準クロック
信号になる。この方法で外部基準クロック信号が故障す
るならば、第１の位相ロックループ１は高い正確度の内
部基準クロック信号を第２の位相ロックループ２に提供
することができるように出力周波数の正確度に関して有
効に最適化されることができる。ジターと漂動は内部基
準クロック信号の周波数の正確度にほとんど影響しな
い。第１の位相ロックループ１も外部基準クロック信号
の周波数監視に関して最適化される。位相ロックル−プ
は非常に狭い帯域幅をもつので、その後に基準クロック
信号のみの周波数変化が非常に低速でしか起らない。基
準クロック信号の周波数変化は従ってよりよく検出され
ることができる。第２の位相ロックループは比較的広い
帯域幅を有し、従って小さい時間間隔エラーに対して最
適化される。さらに、予め定められた制限内でピークジ
ターを維持するため強く制動される。図２は回路装置の
詳細を示している。両者の位相ロックループに共通なの
は自動温度調節して安定化された固定周波数発生器４と
マイクロプロセッサ５である。第１の位相ロックループ
はさらに位相検出器11、加算器12、レジスタ13を具備す
る。第２の位相ロックループは類似のモジュール即ち、
位相検出器21、加算器22、レジスタ23と、さらに比較的
廉価の電圧制御発振器を備えた簡単な設計のアナログ位
相ロックループ24を含んでいる。このアナログ位相ロッ
クループ24に後続して分周器25が設けられている。加算
器12,22 とレジスタ13,23 は非常に小さいステップでマ
イクロプロセッサ５により調節される分周器を形成す
る。マイクロプロセッサ５と各加算器12,22 と各レジス
タ13,23との相互接続は可変周波数発振器のように動作
する。固定周波数発生器４は各レジスタ13,23 をクロッ
クし、その内容は各加算器12,22 中でマイクロプロセッ
サ５からのデジタル出力信号に加算される。加算器12,2
2 のキャリ出力ｃは周波数がマイクロプロセッサ５のデ
ジタル出力により小さいステップで変化されることがで
きるパルスシーケンスを提供する。このパルスシーケン
スがジターであるので第２の位相ロックループは出力端
部でジターのフィルタリングと、ほぼジターのないシス
テムクロックを与えるためのアナログ位相ロックループ
24を含む。本実施例ではアナログ位相ロックループ24は
また生成された周波数ｆ1 ＝２．０４８ＭＨｚをシステ
ムで必要とされ周波数ｆ2 ＝８．１９２ＭＨｚに変換す
る。分周器25はシステムクロック信号の周波数を基準ク
ロック信号の周波数に分割する。マイクロプロセッサ５
は第１、第２の位相ロックループの前述の特性を実現す
る。
【０００９】外部基準クロック信号の監視は図１、図２
では示されていない。これは紛失パルス検出器および／
または第１の位相ロックループ１の位相検出器11により
行われる。２つ以上の入力が監視される必要があるなら
ば、各入力はそれに関連する１つの位相検出器を有す
る。第１の位相ロックループ１のジターは例えば100 ミ
リ秒にわたる所定の時間で位相を平均をする位相検出器
が使用されるならば、周波数の監視期間中に擾乱されな
い。図２で示されている数で制御された可変周波数発振
器の代りに他の設計も使用されることができる。デジタ
ル通信ネットワーク中の装置が延長された時間にわたっ
て外部基準クロック信号なしに動作されるならば、信頼
性の理由で二重クロックシステムで２つ以上の水晶発振
器を使用することが期待される。周波数偏動の場合に
は、偏動された発振器は多数決により発見されることが
できる。この場合、第１、第２の位相ロックループは別
々の自動温度調節で安定された水晶発振器で動作される
ことができる。
では示されていない。これは紛失パルス検出器および／
または第１の位相ロックループ１の位相検出器11により
行われる。２つ以上の入力が監視される必要があるなら
ば、各入力はそれに関連する１つの位相検出器を有す
る。第１の位相ロックループ１のジターは例えば100 ミ
リ秒にわたる所定の時間で位相を平均をする位相検出器
が使用されるならば、周波数の監視期間中に擾乱されな
い。図２で示されている数で制御された可変周波数発振
器の代りに他の設計も使用されることができる。デジタ
ル通信ネットワーク中の装置が延長された時間にわたっ
て外部基準クロック信号なしに動作されるならば、信頼
性の理由で二重クロックシステムで２つ以上の水晶発振
器を使用することが期待される。周波数偏動の場合に
は、偏動された発振器は多数決により発見されることが
できる。この場合、第１、第２の位相ロックループは別
々の自動温度調節で安定された水晶発振器で動作される
ことができる。
【図１】本発明による回路装置のブロック図。
【図２】本発明による回路装置のより詳細なブロック
図。
図。
Claims (3)
- 【請求項１】 出力が周波数と位相について基準クロッ
ク信号と比較されるデジタル通信回路網のクロック発生
器用の回路装置において、 第１の位相ロックループがスイッチを介して第２の位相
ロックループに接続され、通常の動作期間中、基準クロ
ック信号が直接第１の位相ロックループに供給されると
共にスイッチを通って第２の位相ロックループに供給さ
れ、 基準クロック信号の故障の場合にスイッチが基準クロッ
ク信号の代りに第１の位相ロックループの出力を第２の
位相ロックループに供給してシステムのクロック信号を
与えることを特徴とするクロック発生器用の回路装置。 - 【請求項２】 第１および第２の位相ロックループがそ
れぞれ位相検出器および可変周波数発振器を具備し、 この可変周波数発振器は、両方の位相ロックループに関
連した固定周波数発生器と、各位相ロックループ中にお
いてそれに後続するレジスタおよび加算器を具備し、各
位相検出器からの出力信号に応じてマイクロプロセッサ
で制御され、 第１の位相ロックループの位相検出器の出力と第２の位
相ロックループの位相検出器の出力はマイクロプロセッ
サに接続され、そのマイクロプロセッサは第１および第
２の位相ロックループ中の各加算器に接続されているこ
とを特徴とする請求項１記載のクロック発生器用の回路
装置。 - 【請求項３】 第２の位相ロックループの加算器に後続
してジターのフィルタリング用のアナログ位相ロックル
ープが配置されていることを特徴とする請求項２記載の
クロック発生器用の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4336239.7 | 1993-10-23 | ||
| DE4336239A DE4336239A1 (de) | 1993-10-23 | 1993-10-23 | Schaltungsanordnung für einen Taktgenerator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235873A true JPH07235873A (ja) | 1995-09-05 |
Family
ID=6500876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258408A Withdrawn JPH07235873A (ja) | 1993-10-23 | 1994-10-24 | クロック発生用回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5530389A (ja) |
| EP (1) | EP0650259B1 (ja) |
| JP (1) | JPH07235873A (ja) |
| AT (1) | ATE173867T1 (ja) |
| AU (1) | AU680544B2 (ja) |
| DE (2) | DE4336239A1 (ja) |
| ES (1) | ES2127330T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135208A (ja) * | 2005-11-08 | 2007-05-31 | Thomson Licensing | 電子回路及び電子回路を動作するための方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK132995A (da) * | 1995-11-24 | 1997-05-25 | Dsc Communications As | Fremgangsmåde til frembringelse af et udgangssignal, i afhængighed af et eksternt signal og et første referencesignal, samt digitalt faselåskredsløb med en spændingsstyret oscillator |
| JPH10257041A (ja) * | 1997-03-11 | 1998-09-25 | Sony Corp | フェイズロックドループ回路及び再生装置 |
| US6069850A (en) * | 1998-03-18 | 2000-05-30 | International Business Machines Corporation | Method and apparatus for driving a battery-backed up clock while a system is powered-down |
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| CN1307406A (zh) * | 2000-01-27 | 2001-08-08 | 华为技术有限公司 | 数字锁相环的滤波方法 |
| DE10062373A1 (de) * | 2000-12-14 | 2002-07-04 | Siemens Ag | Verfahren zum Erzeugen eines Taktsignals, zugehöriges Programm, zugehörige Schaltungsanordnung und zugehörige Verwendung |
| DE60217670D1 (de) * | 2001-05-03 | 2007-03-08 | Coreoptics Inc | Taktwiedergewinnungsschaltung |
| DE10150536B4 (de) * | 2001-10-12 | 2010-04-29 | Infineon Technologies Ag | Vorrichtung zur Rekonstruktion von Daten aus einem empfangenen Datensignal sowie entsprechende Sende- und Empfangsvorrichtung |
| KR101031984B1 (ko) | 2002-07-19 | 2011-05-02 | 톰슨 라이센싱 | 위상 동기 루프들의 단계적 로킹 |
| US7443213B2 (en) * | 2005-01-21 | 2008-10-28 | Thomson Licensing | Staged locking of two phase locked loops |
| EP1783914B1 (en) * | 2005-11-08 | 2009-08-05 | THOMSON Licensing | Switchable PLL circuit including two loops |
| JP2008053832A (ja) * | 2006-08-22 | 2008-03-06 | Nec Corp | クロック供給回路およびクロック供給方法 |
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