JPH1117669A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH1117669A JPH1117669A JP9170392A JP17039297A JPH1117669A JP H1117669 A JPH1117669 A JP H1117669A JP 9170392 A JP9170392 A JP 9170392A JP 17039297 A JP17039297 A JP 17039297A JP H1117669 A JPH1117669 A JP H1117669A
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- Japan
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- clock
- signal
- input
- pll
- output
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】クロックおよびこのクロックに同期した信号群
が二重化され、この二重化された系を随時選択するため
の系切替装置を有する通信システムで、小型軽量，低消
費電力，簡易回路構成で冗長構成のクロックの系切替時
の位相同期を簡単に矯正する。 【解決手段】位相同期回路６をＰＬＬ４とメモリ５とで
構成する。ＰＬＬ４は、瞬間的に伸び縮みするクロック
７が入力されたときに出力クロックをできるだけ緩やか
に同期させるよう出力クロック８の周波数範囲を狭く且
つ入力周波数の引込時間を長く設定する。信号読み込み
時には系切替装置３が出力するクロックタイミングで系
切替装置３の出力する信号を読み込み且つ信号読み出し
時にはこの読み込まれた信号を系切替装置３が出力する
クロックをＰＬＬ４に入力し同期させた出力クロック８
によって読み出すためのメモリ５とを備える。
が二重化され、この二重化された系を随時選択するため
の系切替装置を有する通信システムで、小型軽量，低消
費電力，簡易回路構成で冗長構成のクロックの系切替時
の位相同期を簡単に矯正する。 【解決手段】位相同期回路６をＰＬＬ４とメモリ５とで
構成する。ＰＬＬ４は、瞬間的に伸び縮みするクロック
７が入力されたときに出力クロックをできるだけ緩やか
に同期させるよう出力クロック８の周波数範囲を狭く且
つ入力周波数の引込時間を長く設定する。信号読み込み
時には系切替装置３が出力するクロックタイミングで系
切替装置３の出力する信号を読み込み且つ信号読み出し
時にはこの読み込まれた信号を系切替装置３が出力する
クロックをＰＬＬ４に入力し同期させた出力クロック８
によって読み出すためのメモリ５とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は通信システムの信号
系の位相同期回路に関し、特に系切替装置を有する通信
システムのクロックおよび複数データの位相を同期させ
る位相同期回路に関する。
系の位相同期回路に関し、特に系切替装置を有する通信
システムのクロックおよび複数データの位相を同期させ
る位相同期回路に関する。
【０００２】
【従来の技術】従来、この種の位相同期回路は、二重化
されたクロック発生装置を有する通信システムにおい
て、現用系から予備系へクロック発生装置を切り替える
ときに、両系のクロックに位相ずれがあることに起因す
るデータエラーの発生を防止することを目的として用い
られている。
されたクロック発生装置を有する通信システムにおい
て、現用系から予備系へクロック発生装置を切り替える
ときに、両系のクロックに位相ずれがあることに起因す
るデータエラーの発生を防止することを目的として用い
られている。
【０００３】たとえば、特開平４−２６７６７２号公報
には、各々が外部クロックを入力としこの外部クロック
に位相同期した発振クロックを生成するクロック生成手
段を有する第１および第２の系統のクロック発生回路
と、これら両系のクロック発生回路を外部切替指示情報
に応じて択一的に導出する選択手段とを含むクロック位
相同期システムで、この第１，第２の系統のクロック発
生回路の対応分周出力を用いてこの分周出力に同期した
リセットパルスを発生するリセットパルス発生手段と、
前述の選択手段により選択された現用系のクロック発生
回路に応答するリセットパルスによって非選択状態の予
備用クロック発生回路の分周手段をリセットする手段を
備えることにより、冗長構成を採用している現用系と予
備系での系切替時のクロック位相同期を実現する技術が
記載されている。
には、各々が外部クロックを入力としこの外部クロック
に位相同期した発振クロックを生成するクロック生成手
段を有する第１および第２の系統のクロック発生回路
と、これら両系のクロック発生回路を外部切替指示情報
に応じて択一的に導出する選択手段とを含むクロック位
相同期システムで、この第１，第２の系統のクロック発
生回路の対応分周出力を用いてこの分周出力に同期した
リセットパルスを発生するリセットパルス発生手段と、
前述の選択手段により選択された現用系のクロック発生
回路に応答するリセットパルスによって非選択状態の予
備用クロック発生回路の分周手段をリセットする手段を
備えることにより、冗長構成を採用している現用系と予
備系での系切替時のクロック位相同期を実現する技術が
記載されている。
【０００４】
【発明が解決しようとする課題】上述した従来の位相同
期システムでは、クロック位相同期を実現するための構
成要素としては、リセットパルスを発生するリセット部
と、外部から入力されるクロックと同期したクロックを
出力するクロック発生回路（１／Ｎ分周回路を含む）
と、クロック選択部と、リセット信号を検出して非選択
状態の予備用クロック発生回路の分周手段をリセットす
る手段と、外部切替指示情報により択一的にクロックを
導出する選択部とをすべて備えなければならない。これ
らの構成要素は比較的回路規模が大きく実装スペースも
多く必要とし、消費電力，コストも非常に大きくなる。
これに伴い位相同期システムの規模も大きくなってしま
うという問題がある。
期システムでは、クロック位相同期を実現するための構
成要素としては、リセットパルスを発生するリセット部
と、外部から入力されるクロックと同期したクロックを
出力するクロック発生回路（１／Ｎ分周回路を含む）
と、クロック選択部と、リセット信号を検出して非選択
状態の予備用クロック発生回路の分周手段をリセットす
る手段と、外部切替指示情報により択一的にクロックを
導出する選択部とをすべて備えなければならない。これ
らの構成要素は比較的回路規模が大きく実装スペースも
多く必要とし、消費電力，コストも非常に大きくなる。
これに伴い位相同期システムの規模も大きくなってしま
うという問題がある。
【０００５】本発明の目的は、小型軽量，低消費電力，
簡易回路構成で冗長構成のクロックの系切替時の位相同
期を簡単に矯正することが可能な位相同期回路を提供す
ることにある。
簡易回路構成で冗長構成のクロックの系切替時の位相同
期を簡単に矯正することが可能な位相同期回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の位相同期回路
は、クロックおよびこのクロックに同期した信号群が二
重化され、この二重化された系を随時選択するための系
切替装置を有する通信システムにおいて、瞬間的に伸び
縮みするクロックが入力されたときに出力クロックをで
きるだけ緩やかに同期させるよう出力クロックの周波数
範囲を狭く且つ入力周波数の引込時間を長く設定したＰ
ＬＬと、信号読み込み時には前記系切替装置が出力する
クロックタイミングで前記系切替装置の出力する信号を
読み込み且つ信号読み出し時にはこの読み込まれた信号
を前記系切替装置が出力するクロックを前記ＰＬＬに入
力し同期させたＰＬＬ出力クロックによって読み出すた
めのメモリとを備え、前記ＰＬＬは、系切替が発生した
直後からＰＬＬ出力クロックは周波数を少しづつ変化さ
せながら入力クロックの位相に同調するように働き、入
力クロック中に存在する位相切り替わりを穏やかに長い
時間に渡る周波数変動に変換する。
は、クロックおよびこのクロックに同期した信号群が二
重化され、この二重化された系を随時選択するための系
切替装置を有する通信システムにおいて、瞬間的に伸び
縮みするクロックが入力されたときに出力クロックをで
きるだけ緩やかに同期させるよう出力クロックの周波数
範囲を狭く且つ入力周波数の引込時間を長く設定したＰ
ＬＬと、信号読み込み時には前記系切替装置が出力する
クロックタイミングで前記系切替装置の出力する信号を
読み込み且つ信号読み出し時にはこの読み込まれた信号
を前記系切替装置が出力するクロックを前記ＰＬＬに入
力し同期させたＰＬＬ出力クロックによって読み出すた
めのメモリとを備え、前記ＰＬＬは、系切替が発生した
直後からＰＬＬ出力クロックは周波数を少しづつ変化さ
せながら入力クロックの位相に同調するように働き、入
力クロック中に存在する位相切り替わりを穏やかに長い
時間に渡る周波数変動に変換する。
【０００７】本発明によれば、クロックが入力されるＰ
ＬＬの第１の特徴は、入力の位相変動が起きたときに入
力信号へ追従する速度を遅く設定していることである。
このため、ＰＬＬの出力クロックは入力信号に緩やかに
追従し、ある程度長い時間をかけてＰＬＬ入力信号に同
期する。入力信号を追従しているときのＰＬＬ出力クロ
ックは穏やかに周波数変動しており、ＰＬＬの後段で信
号を受信する回路あるいはシステムがデータエラーを起
こさない範囲内の周波数変動である。このため、ＰＬＬ
が入力信号に追従する速度は、後段の回路あるいはシス
テムの信号受信能力に応じて変化させる必要がある。
ＬＬの第１の特徴は、入力の位相変動が起きたときに入
力信号へ追従する速度を遅く設定していることである。
このため、ＰＬＬの出力クロックは入力信号に緩やかに
追従し、ある程度長い時間をかけてＰＬＬ入力信号に同
期する。入力信号を追従しているときのＰＬＬ出力クロ
ックは穏やかに周波数変動しており、ＰＬＬの後段で信
号を受信する回路あるいはシステムがデータエラーを起
こさない範囲内の周波数変動である。このため、ＰＬＬ
が入力信号に追従する速度は、後段の回路あるいはシス
テムの信号受信能力に応じて変化させる必要がある。
【０００８】また、ＰＬＬの第２の特徴は、入力信号を
追従するクロック出力の出力周波数範囲を狭く設定して
あることである。このため、ＰＬＬ出力クロックの周波
数変動は入力信号から大きくかけ離れることがなくな
り、後段の回路あるいはシステムもデータエラーを起こ
しにくくなる。
追従するクロック出力の出力周波数範囲を狭く設定して
あることである。このため、ＰＬＬ出力クロックの周波
数変動は入力信号から大きくかけ離れることがなくな
り、後段の回路あるいはシステムもデータエラーを起こ
しにくくなる。
【０００９】これら前述の二つの特性を有することによ
り、ＰＬＬは入力クロックに含まれる瞬間的な位相変動
を、長い時間の穏やかな周波数変動に変換して出力する
ことができる。また、メモリに入力されるデータ群は、
ＰＬＬの入力クロックタイミングで読み込まれ、メモリ
出力時はＰＬＬの出力クロックタイミングで読み出され
るため、メモリの前後では常にクロックに同期するの
で、系切替が起きたときの瞬間的で急激な位相変動を含
む信号群は、ある程度長い時間に渡る穏やかな周波数変
動を含む信号群に変換される。
り、ＰＬＬは入力クロックに含まれる瞬間的な位相変動
を、長い時間の穏やかな周波数変動に変換して出力する
ことができる。また、メモリに入力されるデータ群は、
ＰＬＬの入力クロックタイミングで読み込まれ、メモリ
出力時はＰＬＬの出力クロックタイミングで読み出され
るため、メモリの前後では常にクロックに同期するの
で、系切替が起きたときの瞬間的で急激な位相変動を含
む信号群は、ある程度長い時間に渡る穏やかな周波数変
動を含む信号群に変換される。
【００１０】本発明の位相同期回路の後段でクロックお
よびデータ群を受信する回路あるいはシステムがデータ
エラーを起こさない範囲内の周波数変動を持つクロック
およびデータ群であれば、系切替が発生しても、通信回
路あるいはシステムはデータエラー無しで信号を受信す
ることができる。
よびデータ群を受信する回路あるいはシステムがデータ
エラーを起こさない範囲内の周波数変動を持つクロック
およびデータ群であれば、系切替が発生しても、通信回
路あるいはシステムはデータエラー無しで信号を受信す
ることができる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１を参照すると、本発明の位相同期回路
６を用いた光通信システムの一例が示されており、クロ
ックおよびこのクロックに同期した信号群が二重化さ
れ、この二重化された系を随時選択するための系切替装
置３と、データを送信する光送信回路１０との間に位相
同期回路６が設けられている。現用系入力信号群１と予
備系入力信号群２との間には位相差が存在しており、系
切替装置３の出力信号群９は、ＰＬＬ４とメモリ５とで
構成される位相同期回路６に入力され、この回路の出力
を光送信回路１０に入力する。
６を用いた光通信システムの一例が示されており、クロ
ックおよびこのクロックに同期した信号群が二重化さ
れ、この二重化された系を随時選択するための系切替装
置３と、データを送信する光送信回路１０との間に位相
同期回路６が設けられている。現用系入力信号群１と予
備系入力信号群２との間には位相差が存在しており、系
切替装置３の出力信号群９は、ＰＬＬ４とメモリ５とで
構成される位相同期回路６に入力され、この回路の出力
を光送信回路１０に入力する。
【００１３】位相同期回路６は、瞬間的に伸び縮みする
クロックが入力されたときに出力クロックをできるだけ
緩やかに同期させるよう出力クロックの周波数範囲を狭
く且つ入力周波数の引込時間を長く設定したＰＬＬ４
と、信号読み込み時には系切替装置３が出力するクロッ
クタイミングで系切替装置３の出力する信号を読み込み
且つ信号読み出し時にはこの読み込まれた信号を系切替
装置３が出力するクロックをＰＬＬ４に入力し同期させ
たＰＬＬ出力クロックによって読み出すためのメモリ５
とを備える。
クロックが入力されたときに出力クロックをできるだけ
緩やかに同期させるよう出力クロックの周波数範囲を狭
く且つ入力周波数の引込時間を長く設定したＰＬＬ４
と、信号読み込み時には系切替装置３が出力するクロッ
クタイミングで系切替装置３の出力する信号を読み込み
且つ信号読み出し時にはこの読み込まれた信号を系切替
装置３が出力するクロックをＰＬＬ４に入力し同期させ
たＰＬＬ出力クロックによって読み出すためのメモリ５
とを備える。
【００１４】次に、本発明の動作について説明する。図
２（ａ）は図１における系切替装置３での入出力クロッ
クのずれの一例を示すタイミングチャートであり、図２
（ｂ）は図１におけるＰＬＬ４での入出力クロックの一
例を示すタイミングチャートである。系切替装置３の切
替動作が発生した瞬間には、出力信号群９は瞬間的で且
つ急激な位相切り替わり点を含む。この位相切り替わり
点を含む出力信号群９の中の入力クロック７はＰＬＬ４
に入力されるが、ＰＬＬ４は常に入力クロック７と出力
クロック８の位相を比較して位相差を極小にするように
働き、結果的に入力と出力の位相と周波数を同調する機
能を有する。
２（ａ）は図１における系切替装置３での入出力クロッ
クのずれの一例を示すタイミングチャートであり、図２
（ｂ）は図１におけるＰＬＬ４での入出力クロックの一
例を示すタイミングチャートである。系切替装置３の切
替動作が発生した瞬間には、出力信号群９は瞬間的で且
つ急激な位相切り替わり点を含む。この位相切り替わり
点を含む出力信号群９の中の入力クロック７はＰＬＬ４
に入力されるが、ＰＬＬ４は常に入力クロック７と出力
クロック８の位相を比較して位相差を極小にするように
働き、結果的に入力と出力の位相と周波数を同調する機
能を有する。
【００１５】ここで、ＰＬＬの基本動作について説明す
る。一般的なＰＬＬは、位相比較器（ＰＤ）と、ローパ
スフィルタ（ＬＰＦ）と、電圧制御発振器（ＶＣＯ）と
を備えて構成され，ＶＣＯの出力クロックはＰＤにルー
プバックする。このとき、ＰＤは入力信号と出力クロッ
クの位相差を検出して、位相差に応じた電圧を出力す
る。ＰＤ出力電圧はＬＰＦに入力され平滑化されたの
ち、ＶＣＯに入力されＶＣＯ出力クロック周波数を制御
する。
る。一般的なＰＬＬは、位相比較器（ＰＤ）と、ローパ
スフィルタ（ＬＰＦ）と、電圧制御発振器（ＶＣＯ）と
を備えて構成され，ＶＣＯの出力クロックはＰＤにルー
プバックする。このとき、ＰＤは入力信号と出力クロッ
クの位相差を検出して、位相差に応じた電圧を出力す
る。ＰＤ出力電圧はＬＰＦに入力され平滑化されたの
ち、ＶＣＯに入力されＶＣＯ出力クロック周波数を制御
する。
【００１６】ＰＬＬ４の入力クロック７に瞬間的な位相
変動が起きたとき、ＰＬＬ４の入力クロック７と出力ク
ロック８との間には一定の位相差が生じ、その位相差を
検出したＰＬＬ４は出力クロック８の周波数を変動させ
て入力クロック７と出力クロック８の位相差を少なくす
るように動作し、ＰＬＬ４の出力クロック８は入力クロ
ック７に同期する。
変動が起きたとき、ＰＬＬ４の入力クロック７と出力ク
ロック８との間には一定の位相差が生じ、その位相差を
検出したＰＬＬ４は出力クロック８の周波数を変動させ
て入力クロック７と出力クロック８の位相差を少なくす
るように動作し、ＰＬＬ４の出力クロック８は入力クロ
ック７に同期する。
【００１７】本発明の位相同期回路に用いているＰＬＬ
４の特徴は、図２（ｂ）に示すように、入力クロック７
と出力クロック８の間に位相差が発生したときに、ＰＬ
Ｌ４の出力クロック８の周波数を穏やかに長い時間に渡
って変動するように、ＬＰＦの時定数を設定し入出力特
性を決定する。また、出力クロック８と入力クロック７
の周波数が一定以上かけ離れることがないように、ＶＣ
Ｏの出力クロック８の周波数範囲を、たとえば、中心周
波数から±１％以内と狭く設定する。上述したこれらの
２つの設定により、出力クロック８は非常にゆっくりと
入力クロック７の位相を追従する。このＰＬＬ４の入出
力タイミングチャートの一例を図２（ｂ）に、また、系
切替装置３で現用系入力信号群１から予備系入力信号群
２に系切替されたときのクロックの状態を図２（ａ）に
示す。
４の特徴は、図２（ｂ）に示すように、入力クロック７
と出力クロック８の間に位相差が発生したときに、ＰＬ
Ｌ４の出力クロック８の周波数を穏やかに長い時間に渡
って変動するように、ＬＰＦの時定数を設定し入出力特
性を決定する。また、出力クロック８と入力クロック７
の周波数が一定以上かけ離れることがないように、ＶＣ
Ｏの出力クロック８の周波数範囲を、たとえば、中心周
波数から±１％以内と狭く設定する。上述したこれらの
２つの設定により、出力クロック８は非常にゆっくりと
入力クロック７の位相を追従する。このＰＬＬ４の入出
力タイミングチャートの一例を図２（ｂ）に、また、系
切替装置３で現用系入力信号群１から予備系入力信号群
２に系切替されたときのクロックの状態を図２（ａ）に
示す。
【００１８】ＰＬＬ４は、クロック７の系切替が発生し
た直後からＰＬＬ４の出力クロック８は周波数を少しづ
つ変化させながら入力クロック７の位相に同調するよう
に働き、入力クロック７の中に存在する位相切り替わり
を穏やかに長い時間に渡る周波数変動に変換する。この
周波数変動を含む出力クロック８を受信した光送信回路
１０が、データエラーを発生しない程度に出力クロック
８の中の周波数が変動している区間内において、隣接ビ
ット間の位相変動が少なくなるようにＰＬＬ４、および
ＰＬＬ４を構成するＰＤ，ＬＰＦ，ＶＣＯを設定する。
た直後からＰＬＬ４の出力クロック８は周波数を少しづ
つ変化させながら入力クロック７の位相に同調するよう
に働き、入力クロック７の中に存在する位相切り替わり
を穏やかに長い時間に渡る周波数変動に変換する。この
周波数変動を含む出力クロック８を受信した光送信回路
１０が、データエラーを発生しない程度に出力クロック
８の中の周波数が変動している区間内において、隣接ビ
ット間の位相変動が少なくなるようにＰＬＬ４、および
ＰＬＬ４を構成するＰＤ，ＬＰＦ，ＶＣＯを設定する。
【００１９】また、系切替装置３が出力する出力信号群
９の中の入力クロック７に同期したＤＡＴＡ１，２はメ
モリ５に入力されるが、メモリ５に読み込むときは入力
クロック７のタイミングで行うが、メモリ５からのデー
タ読み出しは出力クロック８のタイミングで行う。
９の中の入力クロック７に同期したＤＡＴＡ１，２はメ
モリ５に入力されるが、メモリ５に読み込むときは入力
クロック７のタイミングで行うが、メモリ５からのデー
タ読み出しは出力クロック８のタイミングで行う。
【００２０】
【発明の効果】以上説明したように本発明によれば、第
１の効果は、クロックおよびこのクロックに同期した信
号群が二重化され、この二重化された系を随時選択する
ための系切替装置を有する通信システムにおいて、系切
替時に発生する通信システムのデータエラーを防止する
ことができる。その理由は、瞬間的に伸び縮みするクロ
ックが入力されたときに出力クロックをできるだけ緩や
かに同期させるよう出力クロックの周波数範囲を狭く且
つ入力周波数の引込時間を長く設定したＰＬＬと、信号
読み込み時には系切替装置が出力するクロックタイミン
グで系切替装置の出力する信号を読み込み且つ信号読み
出し時にはこの読み込まれた信号を系切替装置が出力す
るクロックをＰＬＬに入力し同期させたＰＬＬ出力クロ
ックによって読み出すためのメモリとを備える位相同期
回路を用いるためである。
１の効果は、クロックおよびこのクロックに同期した信
号群が二重化され、この二重化された系を随時選択する
ための系切替装置を有する通信システムにおいて、系切
替時に発生する通信システムのデータエラーを防止する
ことができる。その理由は、瞬間的に伸び縮みするクロ
ックが入力されたときに出力クロックをできるだけ緩や
かに同期させるよう出力クロックの周波数範囲を狭く且
つ入力周波数の引込時間を長く設定したＰＬＬと、信号
読み込み時には系切替装置が出力するクロックタイミン
グで系切替装置の出力する信号を読み込み且つ信号読み
出し時にはこの読み込まれた信号を系切替装置が出力す
るクロックをＰＬＬに入力し同期させたＰＬＬ出力クロ
ックによって読み出すためのメモリとを備える位相同期
回路を用いるためである。
【００２１】また、第２の効果は、このデータエラーの
発生防止機能を、上述したＰＬＬとメモリのみの少ない
構成手段で実現できるということである。
発生防止機能を、上述したＰＬＬとメモリのみの少ない
構成手段で実現できるということである。
【図１】本発明の実施の形態を示すブロック図である。
【図２】（ａ）は図１における系切替装置での入出力ク
ロックのずれの一例を示すタイミングチャートである。
（ｂ）は図１におけるＰＬＬでの入出力クロックの一例
を示すタイミングチャートである。
ロックのずれの一例を示すタイミングチャートである。
（ｂ）は図１におけるＰＬＬでの入出力クロックの一例
を示すタイミングチャートである。
１ 現用系入力信号群 ２ 予備系入力信号群 ３ 系切替装置 ４ ＰＬＬ ５ メモリ ６ 位相同期回路 ７ 入力クロック ８ 出力クロック ９ 出力信号群 １０ 光送信回路
Claims (2)
- 【請求項１】 クロックおよびこのクロックに同期した
信号群が二重化され、この二重化された系を随時選択す
るための系切替装置を有する通信システムにおいて、瞬
間的に伸び縮みするクロックが入力されたときに出力ク
ロックをできるだけ緩やかに同期させるよう出力クロッ
クの周波数範囲を狭く且つ入力周波数の引込時間を長く
設定したＰＬＬと、信号読み込み時には前記系切替装置
が出力するクロックタイミングで前記系切替装置の出力
する信号を読み込み且つ信号読み出し時にはこの読み込
まれた信号を前記系切替装置が出力するクロックを前記
ＰＬＬに入力し同期させたＰＬＬ出力クロックによって
読み出すためのメモリとを備えることを特徴とする位相
同期回路。 - 【請求項２】 前記ＰＬＬは、系切替が発生した直後か
らＰＬＬ出力クロックは周波数を少しづつ変化させなが
ら入力クロックの位相に同調するように働き、入力クロ
ック中に存在する位相切り替わりを穏やかに長い時間に
渡る周波数変動に変換することを特徴とする請求項１記
載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170392A JPH1117669A (ja) | 1997-06-26 | 1997-06-26 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170392A JPH1117669A (ja) | 1997-06-26 | 1997-06-26 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117669A true JPH1117669A (ja) | 1999-01-22 |
Family
ID=15904085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170392A Pending JPH1117669A (ja) | 1997-06-26 | 1997-06-26 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117669A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012537A (ja) * | 2003-06-19 | 2005-01-13 | Mitsubishi Electric Corp | 同期方法および通信装置 |
| JP2005229344A (ja) * | 2004-02-13 | 2005-08-25 | Hitachi Kokusai Electric Inc | デジタルデータ受信装置 |
| JP2006101455A (ja) * | 2004-09-30 | 2006-04-13 | Tamura Seisakusho Co Ltd | デジタル音声調整装置 |
| JP2006245964A (ja) * | 2005-03-02 | 2006-09-14 | Hitachi Kokusai Electric Inc | デジタルデータ受信装置 |
| US7251303B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi Kokusai Electric Inc. | Digital data receiving apparatus and method with system changeover function |
-
1997
- 1997-06-26 JP JP9170392A patent/JPH1117669A/ja active Pending
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|---|---|---|---|---|
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