JP3001469B2 - 伝送路切替装置 - Google Patents
伝送路切替装置Info
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- JP3001469B2 JP3001469B2 JP9203121A JP20312197A JP3001469B2 JP 3001469 B2 JP3001469 B2 JP 3001469B2 JP 9203121 A JP9203121 A JP 9203121A JP 20312197 A JP20312197 A JP 20312197A JP 3001469 B2 JP3001469 B2 JP 3001469B2
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Description
【０００１】
【発明の属する技術分野】本発明は、伝送路切替装置に
関し、特に０系および１系伝送路のデータ信号を無瞬断
切替すると同時に伝送路側のフレーム位相信号およびク
ロックを装置側のフレーム位相信号およびクロックにそ
れぞれ乗せ替える機能を備える伝送路切替装置に関す
る。
関し、特に０系および１系伝送路のデータ信号を無瞬断
切替すると同時に伝送路側のフレーム位相信号およびク
ロックを装置側のフレーム位相信号およびクロックにそ
れぞれ乗せ替える機能を備える伝送路切替装置に関す
る。
【０００２】
【従来の技術】従来、この種の伝送路切替装置は冗長関
係にある０系および１系伝送路を用いてデータ信号を伝
送する場合、伝送路受信側で０系および１系の伝送路を
無瞬断で切替えると同時に、伝送路側のクロックなどと
位相同期した装置側クロックなどを生成して装置内に供
給するものである。図５は従来例を示すブロック図であ
る。
係にある０系および１系伝送路を用いてデータ信号を伝
送する場合、伝送路受信側で０系および１系の伝送路を
無瞬断で切替えると同時に、伝送路側のクロックなどと
位相同期した装置側クロックなどを生成して装置内に供
給するものである。図５は従来例を示すブロック図であ
る。
【０００３】図５において、０系および１系伝送路から
の入力データ信号１０１，１０４をそれぞれ一時メモリ
するエラスティックメモリ（以下ＥＳメモリという）
４，５と、０系および１系伝送路からのフレーム位相信
号（以下ＦＰ信号という）１０２，１０５およびクロッ
ク信号（以下ＣＬＫ信号という）１０３，１０６とから
ＥＳメモリ４，５へそれぞれ供給する書込制御信号を生
成する書込制御回路１，２と、ＥＳメモリ４，５からそ
れぞれ読出されたデータ信号を系選択信号１０７により
一方を選択して出力するセレクタ６と、０系および１系
伝送路からのＦＰ信号１０２，１０５を系選択信号１０
７により一方を選択して出力するセレクタ３と、セレク
タ３の出力信号を入力し、この出力信号と同期した装置
内フレーム位相信号（以下装置内ＦＰ信号という）１１
０および装置内クロック信号（以下装置内ＣＬＫ信号と
いう）１０９を出力するＰＬＬ回路８と、セレクタ３の
出力信号と装置内ＣＬＫ信号１０９とからセレクタ３の
出力信号、即ち選択されたＦＰ信号に対し所定の位相差
（入力データ信号１０１，１０４の位相差を吸収するた
めのウインドウの巾の１／２ビット）を有する読出制御
信号１１３を生成しＥＳメモリ４，５へ供給する読出制
御回路１１とから構成されている。
の入力データ信号１０１，１０４をそれぞれ一時メモリ
するエラスティックメモリ（以下ＥＳメモリという）
４，５と、０系および１系伝送路からのフレーム位相信
号（以下ＦＰ信号という）１０２，１０５およびクロッ
ク信号（以下ＣＬＫ信号という）１０３，１０６とから
ＥＳメモリ４，５へそれぞれ供給する書込制御信号を生
成する書込制御回路１，２と、ＥＳメモリ４，５からそ
れぞれ読出されたデータ信号を系選択信号１０７により
一方を選択して出力するセレクタ６と、０系および１系
伝送路からのＦＰ信号１０２，１０５を系選択信号１０
７により一方を選択して出力するセレクタ３と、セレク
タ３の出力信号を入力し、この出力信号と同期した装置
内フレーム位相信号（以下装置内ＦＰ信号という）１１
０および装置内クロック信号（以下装置内ＣＬＫ信号と
いう）１０９を出力するＰＬＬ回路８と、セレクタ３の
出力信号と装置内ＣＬＫ信号１０９とからセレクタ３の
出力信号、即ち選択されたＦＰ信号に対し所定の位相差
（入力データ信号１０１，１０４の位相差を吸収するた
めのウインドウの巾の１／２ビット）を有する読出制御
信号１１３を生成しＥＳメモリ４，５へ供給する読出制
御回路１１とから構成されている。
【０００４】次に動作について説明する。ＥＳメモリ
４，５のメモリ容量は、０系と１系伝送路からの入力デ
ータ信号１０１，１０４の許容位相差、即ち入力データ
信号を瞬断することなく切替えるために許容される位相
差を±ｎビットとした場合、それぞれのメモリ容量は２
ｎビットとなる。 入力データ信号１０１，１０４は書
込制御回路１，２の出力信号により、ＥＳメモリ４，５
へそれぞれ書き込まれるが、この時入力データ信号の先
頭を示すＦＰ信号１０２，１０５の位相でそれぞれ書き
込まれる。
４，５のメモリ容量は、０系と１系伝送路からの入力デ
ータ信号１０１，１０４の許容位相差、即ち入力データ
信号を瞬断することなく切替えるために許容される位相
差を±ｎビットとした場合、それぞれのメモリ容量は２
ｎビットとなる。 入力データ信号１０１，１０４は書
込制御回路１，２の出力信号により、ＥＳメモリ４，５
へそれぞれ書き込まれるが、この時入力データ信号の先
頭を示すＦＰ信号１０２，１０５の位相でそれぞれ書き
込まれる。
【０００５】ＥＳメモり４，５に書き込まれた入力デー
タ信号１０１，１０４は同じ読出制御信号１１３により
同位相で読み出される。この読出制御信号１１３は読出
制御回路１１で生成されるが、セレクタ３で選択された
側のＦＰ信号、例えば０系を選択していれば読出位相が
ＦＰ信号１０２とｎビット遅れの位相で、かつ同周期の
読出制御信号が生成される。従って１系の入力データ信
号１０４に対しては±ｎビットの位相許容巾、即ち±ｎ
ビット巾のウインドウを形成することになる。
タ信号１０１，１０４は同じ読出制御信号１１３により
同位相で読み出される。この読出制御信号１１３は読出
制御回路１１で生成されるが、セレクタ３で選択された
側のＦＰ信号、例えば０系を選択していれば読出位相が
ＦＰ信号１０２とｎビット遅れの位相で、かつ同周期の
読出制御信号が生成される。従って１系の入力データ信
号１０４に対しては±ｎビットの位相許容巾、即ち±ｎ
ビット巾のウインドウを形成することになる。
【０００６】従って、入力データ信号１０１，１０４の
位相差がこのウインドウ以内であれば、系選択信号１０
７により系切替を行っても、ＥＳメモリ４，５の読出デ
ータ信号は同位相となるので、出力データ信号１０８は
エラーを発生することがない。また装置内ＦＰ信号１１
０，装置内ＣＬＫ信号１０９を出力するＰＬＬ回路８は
系切替側のＦＰ信号に追従して同期制御され、系切替後
所定の引込み時間を経て切替側のＦＰ信号に同期する。
位相差がこのウインドウ以内であれば、系選択信号１０
７により系切替を行っても、ＥＳメモリ４，５の読出デ
ータ信号は同位相となるので、出力データ信号１０８は
エラーを発生することがない。また装置内ＦＰ信号１１
０，装置内ＣＬＫ信号１０９を出力するＰＬＬ回路８は
系切替側のＦＰ信号に追従して同期制御され、系切替後
所定の引込み時間を経て切替側のＦＰ信号に同期する。
【０００７】
【発明が解決しようとする課題】このように従来例にお
いては０系，１系の入力データの位相差が±ｎビット以
内、即ちウインドウの範囲内であれば問題はないが、こ
の位相差が±ｎビット以上になった場合次のような問題
がある。
いては０系，１系の入力データの位相差が±ｎビット以
内、即ちウインドウの範囲内であれば問題はないが、こ
の位相差が±ｎビット以上になった場合次のような問題
がある。
【０００８】±ｎビット以上の位相差（ウインドウ範囲
外）で切り替えを実施した場合、読出制御信号の生成時
間とＰＬＬ回路の引き込み時間との間には時間差があ
る。ＰＬＬの引き込み時間は、ＰＬＬの性能及び、アナ
ログ部品のばらつきや劣化により一意に決まらないが所
定の時間を要するに対し、読出制御信号の生成はデジタ
ルで生成しているために次フレームに直ちに生成され
る。
外）で切り替えを実施した場合、読出制御信号の生成時
間とＰＬＬ回路の引き込み時間との間には時間差があ
る。ＰＬＬの引き込み時間は、ＰＬＬの性能及び、アナ
ログ部品のばらつきや劣化により一意に決まらないが所
定の時間を要するに対し、読出制御信号の生成はデジタ
ルで生成しているために次フレームに直ちに生成され
る。
【０００９】図６は±ｎビット以上の位相差で系切替を
行った時の各信号の位相関係を示すタイミングチャート
である。図６左側に示す状態ように現用系のデータ信号
１０１と待機系のデータ信号１０４との位相差が±ｎビ
ットのウインドウの外にある場合、系選択信号１０７に
より待機系へ切替えるとＳＥＬ６の出力データ１０８は
瞬断データエラーが発生する。しかし切替後は図６中央
に示す状態ように読出制御信号１１３はＦＰ信号１０５
によって次フレームまでには生成され、図示の位相状態
およびウインドウの状態となる。従って出力データ１０
８は正常データとなる。
行った時の各信号の位相関係を示すタイミングチャート
である。図６左側に示す状態ように現用系のデータ信号
１０１と待機系のデータ信号１０４との位相差が±ｎビ
ットのウインドウの外にある場合、系選択信号１０７に
より待機系へ切替えるとＳＥＬ６の出力データ１０８は
瞬断データエラーが発生する。しかし切替後は図６中央
に示す状態ように読出制御信号１１３はＦＰ信号１０５
によって次フレームまでには生成され、図示の位相状態
およびウインドウの状態となる。従って出力データ１０
８は正常データとなる。
【００１０】装置内ＦＰ信号１１０はＰＬＬ８の引込み
動作に従ってＦＰ信号１０５に追従して安定し、図６右
側に示す状態となる。この状態では読出制御信号１１３
およびウインドウはＦＰ信号１０５との位相関係が図示
のようにづれてしまっており、データ信号１０１の位相
差が点線で示すように±ｎビット内に復旧してもウイン
ドウに入らないので系切替を行った場合出力データ信号
にエラーが発生する。
動作に従ってＦＰ信号１０５に追従して安定し、図６右
側に示す状態となる。この状態では読出制御信号１１３
およびウインドウはＦＰ信号１０５との位相関係が図示
のようにづれてしまっており、データ信号１０１の位相
差が点線で示すように±ｎビット内に復旧してもウイン
ドウに入らないので系切替を行った場合出力データ信号
にエラーが発生する。
【００１１】即ち、０，１系に±ｎビット以上に位相差
がある状態で系切替を行うと、０，１系の位相差を吸収
する２ｎビットのウインドウは選択したのＦＰ信号との
位相関係がずれた状態でロックされ、０，１系の位相差
が±ｎビット以内に復旧しても系切替時に瞬断が発生す
るという問題がある。
がある状態で系切替を行うと、０，１系の位相差を吸収
する２ｎビットのウインドウは選択したのＦＰ信号との
位相関係がずれた状態でロックされ、０，１系の位相差
が±ｎビット以内に復旧しても系切替時に瞬断が発生す
るという問題がある。
【００１２】
【課題を解決するための手段】本発明は伝送路切替装置
は、０系および１系伝送路からの入力データ信号をそれ
ぞれ一時メモリし前記入力データ信号の位相差を吸収す
る第１および第２のエラステイックメモリと、前記０系
および１系伝送路からのフレーム位相信号およびクロッ
ク信号とから前記第１および第２のエラステイックメモ
リへそれぞれ供給する書込制御信号を生成する第１およ
び第２の書込制御回路と、前記第１および第２のエラス
テイックメモリからそれぞれ読出されたデータ信号を系
選択信号により一方を選択して出力する第１のセレクタ
と、前記０系および１系伝送路からのフレーム位相信号
を前記系選択信号により一方を選択して出力する第２の
セレクタと、前記第２のセレクタの出力信号を入力しこ
の出力信号と位相同期した装置内フレーム位相信号およ
び装置内クロック信号を出力するＰＬＬ回路と、前記第
２のセレクタの出力信号と前記装置内クロック信号とか
ら前記第２のセレクタの出力信号、即ち選択された前記
フレーム位相信号に対し所定の位相差（前記入力データ
の位相差を吸収するための前記第１および第２のエラス
テイックメモリのウインドウ巾の１／２ビット）を有す
る読出制御信号を生成し前記第１および第２のエラステ
ィックメモリへ供給する読出制御回路とを有し、前記０
系および１系伝送路を無瞬断で切替える伝送路切替装置
において、前記読出制御回路は前記系選択信号により前
記第１および第２のセレクタの切替を行った直後は出力
する前記読出制御信号の新たな生成は行わず前記ＰＬＬ
回路の引込完了を待って新たな前記読出制御信号の生成
を行う手段を備えている。また、具体的には、前記読出
制御回路は、前記装置内クロック信号を入力しこれを初
期化信号の周期で分周するカウンタと、前記カウンタの
出力信号から前記読出制御信号と前記エラスティックメ
モリのウインドウ巾を設定するウインドウ信号とを出力
するデコーダと、前記ウインドウ信号と前記第２のセレ
クタの出力信号と前記ＰＬＬ回路の引込完了を示す引込
完了信号とを入力し前記引込完了信号の入力時から切替
後の次の入力時まではその時の前記第２のセレクタの出
力信号の位相に応じた前記初期化信号を出力する比較回
路と、前記第２のセレクタの出力信号と前記装置内フレ
ーム信号とを位相比較し両者の位相が一致した時に前記
ＰＬＬ回路の引込完了を示す前記引込完了信号を出力す
る引込検出回路とを備えることでも良い。また、前記引
込完了信号は前記ＰＬＬ回路より出力することでも良
い。また、前記０系および１系からの前記フレーム位相
信号の位相差を監視しこの位相差が前記エラスティック
メモリに設定したウインドウ巾より大きくなった状態が
所定の期間継続した時にアラームを発生する位相差監視
回路を付加しても良い。
は、０系および１系伝送路からの入力データ信号をそれ
ぞれ一時メモリし前記入力データ信号の位相差を吸収す
る第１および第２のエラステイックメモリと、前記０系
および１系伝送路からのフレーム位相信号およびクロッ
ク信号とから前記第１および第２のエラステイックメモ
リへそれぞれ供給する書込制御信号を生成する第１およ
び第２の書込制御回路と、前記第１および第２のエラス
テイックメモリからそれぞれ読出されたデータ信号を系
選択信号により一方を選択して出力する第１のセレクタ
と、前記０系および１系伝送路からのフレーム位相信号
を前記系選択信号により一方を選択して出力する第２の
セレクタと、前記第２のセレクタの出力信号を入力しこ
の出力信号と位相同期した装置内フレーム位相信号およ
び装置内クロック信号を出力するＰＬＬ回路と、前記第
２のセレクタの出力信号と前記装置内クロック信号とか
ら前記第２のセレクタの出力信号、即ち選択された前記
フレーム位相信号に対し所定の位相差（前記入力データ
の位相差を吸収するための前記第１および第２のエラス
テイックメモリのウインドウ巾の１／２ビット）を有す
る読出制御信号を生成し前記第１および第２のエラステ
ィックメモリへ供給する読出制御回路とを有し、前記０
系および１系伝送路を無瞬断で切替える伝送路切替装置
において、前記読出制御回路は前記系選択信号により前
記第１および第２のセレクタの切替を行った直後は出力
する前記読出制御信号の新たな生成は行わず前記ＰＬＬ
回路の引込完了を待って新たな前記読出制御信号の生成
を行う手段を備えている。また、具体的には、前記読出
制御回路は、前記装置内クロック信号を入力しこれを初
期化信号の周期で分周するカウンタと、前記カウンタの
出力信号から前記読出制御信号と前記エラスティックメ
モリのウインドウ巾を設定するウインドウ信号とを出力
するデコーダと、前記ウインドウ信号と前記第２のセレ
クタの出力信号と前記ＰＬＬ回路の引込完了を示す引込
完了信号とを入力し前記引込完了信号の入力時から切替
後の次の入力時まではその時の前記第２のセレクタの出
力信号の位相に応じた前記初期化信号を出力する比較回
路と、前記第２のセレクタの出力信号と前記装置内フレ
ーム信号とを位相比較し両者の位相が一致した時に前記
ＰＬＬ回路の引込完了を示す前記引込完了信号を出力す
る引込検出回路とを備えることでも良い。また、前記引
込完了信号は前記ＰＬＬ回路より出力することでも良
い。また、前記０系および１系からの前記フレーム位相
信号の位相差を監視しこの位相差が前記エラスティック
メモリに設定したウインドウ巾より大きくなった状態が
所定の期間継続した時にアラームを発生する位相差監視
回路を付加しても良い。
【００１３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１４】図１は、本発明の実施の形態例を示すブロ
ック図である。
ック図である。
【００１５】図１において、０系および１系伝送路から
の入力データ信号１０１，１０４ヲそれぞれ一時メモリ
するエラスティックメモリ（ＥＳメモリという）４，５
と、０系及び１系伝送路からのフレーム位相信号（以下
ＦＰ信号という）１０２，１０５およびクロック信号
（以下ＣＬＫ信号という）１０３，１０６とからＥＳメ
モリ４，５へそれぞれ供給する書込制御信号を生成する
書込制御回路１，２ＥＳメモリ４，５からそれぞれ読出
されたデータ信号を系選択信号１０７により一方を選択
して出力するセレクタ６と、０系および１系伝送路から
のＦＰ信号１０２，１０５を系選択信号１０７により一
方を選択して出力するセレクタ３と、セレクタ３の出力
信号１１１を入力しこの出力信号と同期した装置内フレ
ーム位相信号（以下装置内ＦＰ信号という）１１０およ
び装置内クロック（以下装置内ＣＬＫ信号という）１０
９を出力するＰＬＬ回路８と、セレクタ３の出力信号１
１１と装置内ＣＬＫ信号１０９とからセレクタ３の出力
信号、即ち選択されたＦＰ信号に対し所定の位相差を有
する読出制御信号１１３を生成しＥＳメモリ４，５へ供
給するが、特に系選択信号１０７による系切替時は、出
力している読出制御信号１１３の位相を切替後一時保持
し、ＰＬＬ回路８が引込動作を完了したことを示す引込
完了信号１１２により、この保持を解除する手段とを有
する読出制御回路７と、セレクタ３の出力信号１１１と
装置内ＦＰ信号１１０とを位相比較し引込完了信号１１
２を出力する引込検出回路９とで構成されている。
の入力データ信号１０１，１０４ヲそれぞれ一時メモリ
するエラスティックメモリ（ＥＳメモリという）４，５
と、０系及び１系伝送路からのフレーム位相信号（以下
ＦＰ信号という）１０２，１０５およびクロック信号
（以下ＣＬＫ信号という）１０３，１０６とからＥＳメ
モリ４，５へそれぞれ供給する書込制御信号を生成する
書込制御回路１，２ＥＳメモリ４，５からそれぞれ読出
されたデータ信号を系選択信号１０７により一方を選択
して出力するセレクタ６と、０系および１系伝送路から
のＦＰ信号１０２，１０５を系選択信号１０７により一
方を選択して出力するセレクタ３と、セレクタ３の出力
信号１１１を入力しこの出力信号と同期した装置内フレ
ーム位相信号（以下装置内ＦＰ信号という）１１０およ
び装置内クロック（以下装置内ＣＬＫ信号という）１０
９を出力するＰＬＬ回路８と、セレクタ３の出力信号１
１１と装置内ＣＬＫ信号１０９とからセレクタ３の出力
信号、即ち選択されたＦＰ信号に対し所定の位相差を有
する読出制御信号１１３を生成しＥＳメモリ４，５へ供
給するが、特に系選択信号１０７による系切替時は、出
力している読出制御信号１１３の位相を切替後一時保持
し、ＰＬＬ回路８が引込動作を完了したことを示す引込
完了信号１１２により、この保持を解除する手段とを有
する読出制御回路７と、セレクタ３の出力信号１１１と
装置内ＦＰ信号１１０とを位相比較し引込完了信号１１
２を出力する引込検出回路９とで構成されている。
【００１６】尚，ＰＬＬ回路８は伝送路側のＣＬＫ信号
１０３，１０６と同じ周波数の装置内ＣＬＫ信号１０９
を出力する電圧制御発振器ＶＣＯ８３と、装置内ＣＬＫ
信号１０９を分周し、伝送路側のＦＰ信号１０２，１０
５と同周波数の装置内ＦＰ信号１１０を出力する分周器
８１と、セレクタ３の出力信号１１１、即ち選択された
伝送路からのＦＰ信号を入力し、これと発生した装置内
ＦＰ信号１１０と位相比較し、この出力でＶＣＯ８３を
位相制御して同期をとる制御回路８２とから構成されて
いる。
１０３，１０６と同じ周波数の装置内ＣＬＫ信号１０９
を出力する電圧制御発振器ＶＣＯ８３と、装置内ＣＬＫ
信号１０９を分周し、伝送路側のＦＰ信号１０２，１０
５と同周波数の装置内ＦＰ信号１１０を出力する分周器
８１と、セレクタ３の出力信号１１１、即ち選択された
伝送路からのＦＰ信号を入力し、これと発生した装置内
ＦＰ信号１１０と位相比較し、この出力でＶＣＯ８３を
位相制御して同期をとる制御回路８２とから構成されて
いる。
【００１７】また、図２は読出制御回路７の内部回路を
示すブロック図である。前記装置内ＣＬＫ信号１０９を
入力し、これを初期化信号７０１の同期で分周するカウ
ンタ７２と、前記カウンタ７２の出力信号からＥＳメモ
リのウインドウ巾を設定するウインドウ信号７０２と読
出制御信号１１３とを出力するデコーダ７３と、ウイン
ドウ信号７０２とセレクタ３の出力信号１１１とを入力
し、ウインドウ信号７０２の範囲外にあるか監視し、範
囲外の場合のみ引込完了信号１１２を待ってセレクタ３
の出力信号１１１の位相の応じた初期化信号７０２を出
力する比較回路７１とで構成されている。
示すブロック図である。前記装置内ＣＬＫ信号１０９を
入力し、これを初期化信号７０１の同期で分周するカウ
ンタ７２と、前記カウンタ７２の出力信号からＥＳメモ
リのウインドウ巾を設定するウインドウ信号７０２と読
出制御信号１１３とを出力するデコーダ７３と、ウイン
ドウ信号７０２とセレクタ３の出力信号１１１とを入力
し、ウインドウ信号７０２の範囲外にあるか監視し、範
囲外の場合のみ引込完了信号１１２を待ってセレクタ３
の出力信号１１１の位相の応じた初期化信号７０２を出
力する比較回路７１とで構成されている。
【００１８】また、ＰＬＬ回路８の内部回路から引込完
了信号１１２を得ることができる場合は引込検出回路９
は不要である。
了信号１１２を得ることができる場合は引込検出回路９
は不要である。
【００１９】更に、点線で示したようにＦＰ信号１０
２，１０５の位相差を監視しこの位相差がウインドウ巾
より大きくなった状態が所定の期間継続した時にアラー
ムを発生する位相差監視回路１０を付加し、系切替によ
りデータエラーが発生することを事前に知らせるように
しても良い。
２，１０５の位相差を監視しこの位相差がウインドウ巾
より大きくなった状態が所定の期間継続した時にアラー
ムを発生する位相差監視回路１０を付加し、系切替によ
りデータエラーが発生することを事前に知らせるように
しても良い。
【００２０】次に図３を参照して動作を説明する。図３
は図１の各信号の位相関係を示すタイミングチャート
で、０，１系データ信号１０１，１０４の位相差が±ｎ
ビット以内の正常時のものである。図左側の状態に示す
ように系選択信号１０７により系切替を行った時、ＥＳ
メモリ４，５で位相差は吸収され、読出されたデータ信
号の位相は揃っているので出力データ１０８には瞬断は
発生しない。ＰＬＬ回路８の引込み後は図右側に示す状
態となり、読出制御信号１１３はＦＰ信号１０５により
生成され、ウインドウもシフトする。また装置内ＦＰ信
号１１０もＰＬＬ回路８の引込みによりＦＰ信号１０５
に同期した状態となる。
は図１の各信号の位相関係を示すタイミングチャート
で、０，１系データ信号１０１，１０４の位相差が±ｎ
ビット以内の正常時のものである。図左側の状態に示す
ように系選択信号１０７により系切替を行った時、ＥＳ
メモリ４，５で位相差は吸収され、読出されたデータ信
号の位相は揃っているので出力データ１０８には瞬断は
発生しない。ＰＬＬ回路８の引込み後は図右側に示す状
態となり、読出制御信号１１３はＦＰ信号１０５により
生成され、ウインドウもシフトする。また装置内ＦＰ信
号１１０もＰＬＬ回路８の引込みによりＦＰ信号１０５
に同期した状態となる。
【００２１】次に図４は図３と同じタイミングチャート
であるが、０，１系データ信号１０１，１０４の位相差
が±ｎビット以上になった異常時のものである。図左側
の状態に示すように系切替信号１０７により１系へ切替
を行った時、１系のデータ信号１０４はウインドウの外
にあるためＥＳメモリ４，５で位相差は吸収仕切れず、
出力データ１０８はデータエラーを発生する。また、こ
の切替直後、図中央の状態に示すように読出制御信号１
１３は位相状態を保持しウインドウの生成は行わない。
この状態では出力データ１０８はエラーを発生し続け
る。
であるが、０，１系データ信号１０１，１０４の位相差
が±ｎビット以上になった異常時のものである。図左側
の状態に示すように系切替信号１０７により１系へ切替
を行った時、１系のデータ信号１０４はウインドウの外
にあるためＥＳメモリ４，５で位相差は吸収仕切れず、
出力データ１０８はデータエラーを発生する。また、こ
の切替直後、図中央の状態に示すように読出制御信号１
１３は位相状態を保持しウインドウの生成は行わない。
この状態では出力データ１０８はエラーを発生し続け
る。
【００２２】しかし、図右側の状態に示すようにＰＬＬ
回路８が引込みを完了すると引込完了信号１１２の発生
により読出制御信号は、切替わったＦＰ信号１０５によ
り位相が切替わり新たなウインドウを生成する。装置内
ＦＰ信号１１０はＦＰ信号１０５に同期した状態とな
る。この状態で０系データ信号１０１の位相が±ｎビッ
ト以内に復旧すれば０系へ切換を行っても出力データ１
０８にエラーを発生することはない。
回路８が引込みを完了すると引込完了信号１１２の発生
により読出制御信号は、切替わったＦＰ信号１０５によ
り位相が切替わり新たなウインドウを生成する。装置内
ＦＰ信号１１０はＦＰ信号１０５に同期した状態とな
る。この状態で０系データ信号１０１の位相が±ｎビッ
ト以内に復旧すれば０系へ切換を行っても出力データ１
０８にエラーを発生することはない。
【００２３】
【発明の効果】以上説明したように本発明の伝送路切替
装置は、入力信号の位相差がウインドウを外れた状態で
系切替えを行った場合、切替えの直後はウインドウの新
たな生成は行わず装置内クロックを発生するＰＬＬ回路
の引込み完了を待って新たなウインドウの生成を行って
いるので、ウインドウが外れた状態でロックされること
がなく、入力信号の位相差が復旧すれば正常な無瞬断切
替が可能となる効果がある。
装置は、入力信号の位相差がウインドウを外れた状態で
系切替えを行った場合、切替えの直後はウインドウの新
たな生成は行わず装置内クロックを発生するＰＬＬ回路
の引込み完了を待って新たなウインドウの生成を行って
いるので、ウインドウが外れた状態でロックされること
がなく、入力信号の位相差が復旧すれば正常な無瞬断切
替が可能となる効果がある。
【図１】本発明の実施の形態例を示すブロック図であ
る。
る。
【図２】図１の読出制御回路の構成を示すブロック図で
ある。
ある。
【図３】図１の各信号の位相関係を示すウインドウ内切
替時のタイミングチャートである。
替時のタイミングチャートである。
【図４】図１の各信号の位相関係を示すウインドウ外切
替時のタイミングチャートである。
替時のタイミングチャートである。
【図５】従来例を示すブロック図である。
【図６】図４の各信号の位相関係を示すタイミングチャ
ートである。
ートである。
１，２ 書込制御回路 ３，６ セレクタ ４，５ ＥＳメモリ ７ 読出制御回路 ８ ＰＬＬ回路 ９ 引込検出回路 １０ 位相差監視回路 １０１，１０４ 入力データ信号 １０２，１０５ ＦＰ信号 １０７ 系選択信号 １０８ 出力データ信号
フロントページの続き (72)発明者 松田 透 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (72)発明者 橋本 賢一 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (72)発明者 谷口 憲一 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (56)参考文献 特開 平１−125139（ＪＰ，Ａ) 特開 平８−316940（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/22 H04L 7/00 H04Q 11/04
Claims (4)
- 【請求項１】 ０系および１系伝送路からの入力データ
信号をそれぞれ一時メモリし前記入力データ信号の位相
差を吸収する第１および第２のエラステイックメモリ
と、前記０系および１系伝送路からのフレーム位相信号
およびクロック信号とから前記第１および第２のエラス
テイックメモリへそれぞれ供給する書込制御信号を生成
する第１および第２の書込制御回路と、前記第１および
第２のエラステイックメモリからそれぞれ読出されたデ
ータ信号を系選択信号により一方を選択して出力する第
１のセレクタと、前記０系および１系伝送路からのフレ
ーム位相信号を前記系選択信号により一方を選択して出
力する第２のセレクタと、前記第２のセレクタの出力信
号を入力しこの出力信号と位相同期した装置内フレーム
位相信号および装置内クロック信号を出力するＰＬＬ回
路と、前記第２のセレクタの出力信号と前記装置内クロ
ック信号とから前記第２のセレクタの出力信号、即ち選
択された前記フレーム位相信号に対し所定の位相差（前
記入力データの位相差を吸収するための前記第１および
第２のエラステイックメモリのウインドウ巾の１／２ビ
ット）を有する読出制御信号を生成し前記第１および第
２のエラスティックメモリへ供給する読出制御回路とを
有し、前記０系および１系伝送路を無瞬断で切替える伝
送路切替装置において、 前記読出制御回路は前記系選択信号により前記第一およ
び第２のセレクタの系切替を行った直後は出力する前記
読出制御信号の新たな生成は行わず前記ＰＬＬ回路の引
込完了を待って新たな前記読出制御信号の生成を行う手
段を備えることを特徴とする伝送路切替装置。 - 【請求項２】 前記読出制御回路は、前記装置内クロッ
ク信号を入力しこれを初期化信号の周期で分周するカウ
ンタと、前記カウンタの出力信号から前記読出制御信号
と前記エラスティックメモリのウインドウ巾を設定する
ウインドウ信号とを出力するデコーダと、前記ウインド
ウ信号と前記第２のセレクタの出力信号と前記ＰＬＬ回
路の引込完了を示す引込完了信号とを入力し前記引込完
了信号の入力時から切替後の次の入力時まではその時の
前記第２のセレクタの出力信号の位相に応じた前記初期
化信号を出力する比較回路と、前記第２のセレクタの出
力信号と前記装置内フレーム信号とを位相比較し両者の
位相が一致した時に前記引込完了信号を出力する引込検
出回路とを備えることを特徴とする請求項１記載の伝送
路切替装置。 - 【請求項３】 前記引込完了信号は前記ＰＬＬ回路より
出力することを特徴とする請求項２記載の伝送路切替装
置。 - 【請求項４】 前記０系および１系からの前記フレーム
位相信号の位相差を監視しこの位相差が前記エラスティ
ックメモリに設定したウインドウ巾より大きくなった状
態が所定の期間継続した時にアラームを発生する位相差
監視回路を備えることを特徴とする請求項１，２あるい
は３記載の伝送路切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203121A JP3001469B2 (ja) | 1997-07-29 | 1997-07-29 | 伝送路切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203121A JP3001469B2 (ja) | 1997-07-29 | 1997-07-29 | 伝送路切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155229A JPH1155229A (ja) | 1999-02-26 |
| JP3001469B2 true JP3001469B2 (ja) | 2000-01-24 |
Family
ID=16468759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203121A Expired - Lifetime JP3001469B2 (ja) | 1997-07-29 | 1997-07-29 | 伝送路切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001469B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274128A (ja) * | 2006-03-30 | 2007-10-18 | Hitachi Kokusai Electric Inc | 信号切替装置 |
-
1997
- 1997-07-29 JP JP9203121A patent/JP3001469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155229A (ja) | 1999-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991026 |