JPS5833737B2 - ドウキカホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、時分割交換網等において、各交換局のクロッ
ク周波数が独立であるような場合において、各局に入力
する入力データ列を局内のクロックに変換し、かつフレ
ーム位相も局内フレーム位相に修正する方式に関するも
のである。

独立同期網では、各局は周波数確度の高い発振器により
局内のクロック周波数を作り出しているが、各局の発振
器は互いに独立に動作しているため、他局から入力して
くる入力データ列は、自局のクロックと非同期であり、
従って緩衝記憶装置を用いても、入力データの一部脱落
、あるいは余分なデータの挿入という事態は避けられな
い。

更に途中の伝送路による遅延変動や、発振器の周波数ド
リフト等により入力クロックと局内クロックとの周波数
差も時々刻々変化する。

ところが交換局では、フレーム位相を基準にしてデーメ
タ１沖の各ビットを識別しているので、たとえ情報の挿
脱があったとしてもフレーム構成が崩れないようにして
おく必要がある。

すなわち、情報の脱落というのは、１フレーム中のビッ
ト数が少なくなるのではなく、あくまでｌフレーム中の
ビット数は等しいのであるが、あるチャネルに注目する
と、次のフレームの同じチャネルに次の次のフレームに
入るべきデータが入っていて、以下それに応じてずれて
いるということであり、情報の挿入があるというのは同
様にあるチャネルを追っていくと、同じ情報があるフレ
ームとその次のフレームに続いて２度現われ、それに応
じて以下同様にずれているということである。

一般にチャネル単位挿脱と、フレーム単位挿脱、あるい
はその中間として数チャネルを１群とするブロック単位
挿脱等の各方式が考えられるが、いずれの場合も上に述
べたフレーム構成を崩さないということでは一致してい
る。

さて、従来、これらを実現する手段として第１図に示す
ような方式が考えられていた。

第１図で１は小容量の前置記憶装置で、２はｌフレーム
分の容量をもつ主記憶装置であり、入力データ列１１は
、入力クロック１４で駆動される書込みアドレス発生回
路６により発生される書込みアドレス１５に従って、前
置記憶装置１に書込まれていき、局内クロック２０で駆
動される読出しアドレス発生回路７により作成される読
出しアドレス１６により順々に読出されて１２となり、
主記憶装置２に人力する。

３はフレーム位相検出回路であり、データ列１２のフレ
ーム位相を識別してフレーム位相識別パルス１７を作成
し、局内クロック２０で駆動される書込みアドレス発生
回路４を制御して書込みアドレス１８を作成し、データ
列１２を主記憶装置２に書込む。

局内クロック２０は、読出しアドレス発生回路５を駆動
して、読出しアドレス１９を作成し、順次データを読出
して読出しデータ列１３を得る。

読出しアドレス発生回路５は、局内フレーム位相識別パ
ルス２１によりフレーム位相制御をうけている。

比較回路８では、前置記憶装置１の書込みアドレス１５
と読出しアドレス１６どの位相差を比較し、比較出力２
２は制御回路９を駆動する。

また主記憶装置２においても、比較回路１０にて書込み
アドレス１８と読出しアドレス１９とを比較し、その出
力２４で制御回路９を駆動する。

制御回路９０制御出力２３は前置記憶装置１の読出しア
ドレス発生回路７と、主記憶装置２の書込みアドレス発
生回路４およびフレーム位相検出回路３とを制御するこ
とができる。

さて、この原理を説明すると、入力クロックと局内クロ
ックとの位相差は比較回路８で比較しており、今月内ク
ロック周波数の方が高い場合は読出しアドレス１６の方
が進むので、書込みアドレス１５に後から接近して来て
、ある閾値以内に達すると、制御回路９により読出しア
ドレス発生回路７と、書込みアドレス発生回路４とに対
し１ビツトだげ歩進を停止するようにする。

そうすると、前置記憶装置１の書込みアドレス１５と読
出しアドレス１６とには、また１ビツトの余裕ができる
。

このようにして、これを１フレームをＮビットとしてＮ
回繰返えすど、今度は主記憶装置２の方の書込みアドレ
ス１８を読出しアドレス１９が追越すことになり、従っ
て次のフレームではデータが更新されないうちに２度目
の読出しが行われ、結局、余分な１フレームが挿入され
たことになる。

局内クロック周波数の方が低い場合についても同様で、
制御回路９により読出しアドレス発生回路７および書込
みアドレス発生回路４に対して、比較回路８の出力があ
る閾値以内に達すると、歩進な１ビツトだけジャンプさ
せるようにする。

従って、これがＮ回繰返えされると、主記憶装置２にお
いて１フレ一ム分のデータが脱落することになる。

なお、前置記憶装置１において読出しアドレスの歩進を
１ビツト停止したり、１ビツトジヤンプさせたりするの
は１フレーム中のフレーミングビットのところで行うこ
とにしているので、読出しデータ列１３ではフレームビ
ット以外のデータの誤りは、ｌフレーム単位の挿脱以外
にはない。

この従来方式におけるフレーム挿脱周期Ｔは、入力クロ
ックと出力側である局内クロックとの周波数差を△ｆ、
前置記憶装置１の容量をにビットとすると、局内周波数
に対して、入力クロック周波数が一方向にずれる場合は
、 Ｎ Ｔ−−１遅延時間変動、あるいは周波数ドリフ△ｆ ト等により、入力クロック周波数の方が局内クロック周
波数に比して、高くなったり、低くなったりするような
最悪の場合に、最悪値として、Ｔ−一となる。

これらについては日本電々公社Δｆ 電気通信研究所 適所実用化報告 第１７巻第８号 ｒＤＥＸ−Ｔ１号交換機の同期装置」に詳しく述べられ
ているが、この従来方式は、第１図からも分かるように
、前置記憶装置１と主記憶装置２とがあり、それぞれは
１つの細胞に対して１個のアドレスが対応して１ビツト
ずつ任意のアドレスにアクセスできるランダムアクセス
メモリから構成され、従って前置記憶装置１には〔１０
ｇ２ｋ〕ビツトの書込みアドレス発生カウンタと、同じ
く読出しアドレス発生カウンタ、およびそれぞれをに個
のアドレスパルスに展開するデコーダが必要になり、主
記憶装置２には（ｌｏｇ２Ｎ） ビットの書込みアド
レス発生カウンタと、同じく読出しアドレス発生カウン
タ、およびそれぞれをＮ個のアドレスパルスに展開する
デコーダが必要であった。

主記憶装置２の書込みアドレスと読出しアドレスはとも
に局内クロックに同期しているので、これらをデコード
するデコーダは１組あればよく、これを共通に利用でき
るが、いずれにしても装置は大きくなり、不経済となる
。

更に前置記憶装置の読出しアドレスと主記憶装置の書込
みアドレスとに対し、１ビツトの歩進停止、あるいは１
ビツトのジャンプを行わせるためのアドレス位相比較は
、精度よ（行わなければならないこと等の欠点もあった
。

本発明は、これらの点に注目し、適当な遅延量をもつ遅
延素子と約１フレーム分の容量をもつエラスティックメ
モリを組合わせて、データの挿脱および誤りはあるがフ
レーム構成の崩れない出力データ列を経済的に得るもの
である。

遅延素子としては、適当な容量をもつシフトレジスタが
使い易く便利であるが、本発明の目的からは必しもそう
でなくてもよく、一般にアナログ的な遅延素子でもよい
。

約１フレーム分のエラスティックメモリは、前置遅延素
子の遅延量に制約をつげない為にはランダムアクセスメ
モリで構成される必要があるが従来方式と同様に書込み
アドレスと読出しアドレスは１組のデコーダを共通に、
時分割的に用いてデコードするものであれば前置遅延素
子にアドレス発生回路やアドレスデコーダが不要になっ
た分だけ経済的になる。

■フレームのビット数は、数百ビット程度カ考えられる
ので、アドレスデコーダが書込みと読出しで共通であれ
ば集積化された大容量の半導体ランダムアクセスメモリ
が利用でき、ますます経済的になる。

アドレスデコーダが共通なランダムアクセスメモリにエ
ラスティックな動作を行わせる一例としては、同一出願
人による特許出願「位相変動吸収方式」 （特願昭４８−１２８０．特開昭４９− ９０４０８号、特公昭５４−１６８１９号）（４７，１
２，２８出願）に詳しく述べられているが、一般にはそ
のような方法でなくてもよく、何か適当な方法でアドレ
スデコーダが書込みと読出しで共通的に用いられるもの
であれば、その経済的効果は太きい。

また、エラスティック機能を行わせる場合、入力側クロ
ックと出力側クロックとのクロック位相を比較して、書
込みタイミングと読出しタイミングを決定するように構
成すれば、前置遅延素子の挿脱のためのアドレス位相比
較は、後の説明でも分かるように精度が粗くても問題な
いので、入力周波数変動速度が太き（でもよいという利
点もある。

結局、ランダムアクセスメモリ − を用いることの利点は、Ｔ−一に小される同期△ｆ 品質を決定する前置遅延素子の容量ｋが全く任意に選べ
ること、また書込みと読出しとのアドレス位相比較が簡
単な構成でできること等である。

さて、本発明の内容は適当な容量をもつ前置遅延素子と
約１フレーム分の容量をもち、アドレスデコーダが共通
化された主ランダムアクセスメモリと、主ランダムアク
セスメモリの書込みアドレス発生回路、読出しアドレス
発生回路、および書込みアドレスと読出しアドレスとを
比較する比較回路があり、主ランダムアクセスメモリへ
の書込みデータ列は入力クロックにより駆動される書込
みアドレス発生回路により発生された書込みアドレスに
従って書込み、出力クロックにより駆動される読出しア
ドレス発生回路により発生された読出しアドレスに従っ
て読出し、該比較回路の出力がある閾値以内の値になる
と、主ランダムアクセスメモリへの書込みデータ列とし
て、前置遅延素子によりある遅延を与えられた入力デー
タ列を用いるか、あるいは別の遅延を与えられた入力デ
ータ列を用いるかの切替えを行い、それとほぼ同時に主
ランダムアクセスメモリの書込みアドレスを該前置遅延
素子により与えられた複数個の遅延量の差に見合う量だ
けジャンプさせることにより主ランダムアクセスメモリ
の読出しデータ列からデータの挿脱およびデータの誤り
はあるが、フレーム構成の崩れない出力データ列を得る
簡易な新方式を提供するものである。

特に相互同期網あるいは従属同期網で通常は構成されて
いて、障害時に一時的に独立同期に落ちるような交換網
では独立同期のために高価な装置を附加するのは得策で
な（、本方式による安価な同期化装置を用いて、総合的
にみて経済的かつ同期品質の良好な交換網を構成するこ
とができる。

第２図は、本発明の一実施例であり、これについて説明
する。

１０１はｍビットの前置シフトレジスタであり、その出
力１１３は入力データ列１１２と共に、切替選択回路１
０２に入力し、そのどちらかを選択されて約１フレーム
分の容量をもつ記憶装置１０３への書込みデータ列１１
４となる。

この前置シフトレジスタ１０１はシフトクロックを与え
ると、順次データが書込まれていき、ｍビット遅れて、
出力から出てくるものであり、シフトクロックはデータ
１ビツトに対し、１個のものと複数個のものがあるが、
図では例として入力クロック１１６を与えるように示し
である。

人力クロック１１６は入力データ列１１２に同期してお
り、書込みアドレス発生回路１０５を駆動する。

１０４はフレーム位相検出回路であり、入力データ列１
１２のフレーム位相を検出し、フレーム識別パルス１１
７を発生して書込みアドレス発生回路１０５のフレーム
位相を制御する。

書込みデータ列１１４は、書込みアドレス１１８に従っ
て順々に１ビツトずつ記憶装置１０３に書込んでいき、
これらを読出しアドレス発生回路１０６により作成され
た読出しアドレス１１９に従って順々に１ビツトずつ読
出し、所望の出力データ列１１５を得る。

読出しアドレス発生回路１０６は出力側クロック１２１
により駆動され、出力側フレーム位相識別パルス１２０
によりフレーム位相が制御されている。

１０７は比較回路であり、書込みアドレス１１８と読出
しアドレス１１９どの位相差を比較し、位相差がある閾
値以内に達すると、制御出力１２２を発して切替選択回
路１０２と書込みアドレス発生回路１０５を制御する。

すなわちそれまで前置シフトレジスタ１０１の出力１１
３を書込みデータ列１１４としていたのであれば、その
時点で入力データ列１１２を書込みデータ列１１４とす
るように切替え、かつ同時に書込みアドレス１１８をｍ
だげ大きくなる方へ、すなわち前方ヘジャンプさせれば
書込みデータ列１１４と書込みアドレス１１８との対応
は依然として崩れない。

この前方ヘジャンプさせる一例としては、書込みアドレ
ス発生回路１０５はフレーム識別パルス１１７の制御を
受けているがこの制御する値をｍだげ増加することによ
り容易に実現できる。

このようにしておけば出力データ列１１５は、データの
挿脱はあるが、フレーム構成が崩れないので所望のデー
タ列となる。

ひとたび書込みアドレスがジャンプすると、書込みアド
レスと読出しアドレスとには約ｍピットの位相差が生じ
、出力クロックに対して入力クロックが遅れる場合と、
進む場合とによって実際の位相余裕は異なるが、いずれ
にせよ再び接近して比較回路の出力がある閾値以内にな
るまでは、ある程度の時間余裕をもつことができる。

さて、ある時間の後再び書込みアドレスと読出しアドレ
スが接近すると、今度は前置シフトレジスタの出力１１
３が書込みデータ列１１４となるように切替えられ、同
時に書込みアドレスは突然ｍだけ小さくなる。

すなわち、書込みアドレスは後方ヘジャンプさせられる
。

この後方ヘジャンプさせる一例としては、書込みアドレ
ス発生回路１０５はフレーム識別パルス１１７の制御を
受けているがこの制御する値をｍだけ減少することによ
り容易に実現できる。

すなわち、書込みデータ列１１４をみていると、その時
点でｍビットだけ同じデータが繰返されることになるが
、同様に書込みデータ列と書込みアドレスとの対応は崩
れない。

第３図は、本発明の他の実施例であり、フレーム位相検
出回路１０４の入力は、記憶装置１０３の書込みデータ
列１１４となっている点が、第２図と異なる以外は第２
図と同じである。

すなわち、入力データ列１１２のフレーム位相を監視す
るのでなく、ランダムアクセスメモリの書込みデータ列
、すなわち前置シフトレジスタ１０１により遅延制御を
受けたデータ列のフレーム位相を監視する方式であり、
この場合、記憶装置１０３の書込みアドレス発生回路１
０５に対してジャンプ制御する時にはこのフレーム位相
検出回路１０４のフレームカウンタに対しても同様にジ
ャンプ制御を行う必要があり、この為、比較回路１０７
からの制御信号１２２は、１０４にも入力している。

本方式の利点は、フレーム位相検出回路１０４と書込み
アドレス発生回路１０５とが一体化できるので経済的な
方式が実現できることである。

第４図は、本発明の詳細な説明するための図であるが、
これに沿って説明する。

２０１はデータ列の配列について示したものであり、例
に１フレームがＸ、Ｙ、Ｚの仮想的な３つのブロックか
ら構成されているとする。

但し、ＸおよびＺはそれぞれｍピット分の大きさをもっ
ているとする。

各フレーム毎に説明の便宜上、０．１．２．３．・°°
・・・・°。

の補助数字をつげて、各フレームを識別する。

すなわち、あるフレームで（Ｘｌ、Ｙｌ、Ｚｌ）とする
と、次のフレームでは（Ｘｌ、Ｙ２、Ｚ２）となり、以
下（Ｘ３、Ｙ３、Ｚ３）・・・・・・・・・となってい
るとする。

２０２．２０３は、通常の書込み、読出しの動作を示し
ている。

２０２は、Ａという領域はＸｌが書込まれ、次にＢとい
う領域にＹｌが書込まれ、次にＣという領域に２１が書
込まれ、以下同様に順々に書込まれていることを示して
いる。

２０３では、これらより少し遅れて領域ＡよりＸｌを領
域ＢよりＹｌを、領域ＣよりＺｌを読出し、以下同様に
順次誤りなく読出していることを示している。

Ａ、Ｂ、Ｃはそれぞれデーメタ１沖のブロックＸ、Ｙ、
Ｚに対応する記憶装置の領域であるが、これらばあ（ま
で仮想的な区分であり、説明の便宜にすぎず実際には各
ブロックのデータは記憶装置の対応するアドレスに１ビ
ツトずつ書込み、また対応するアドレスから読出される
。

すなわち、２０２゜２０３にみられるように領域Ａにデ
ータＸ１を書込んでる途中で、領域ＡよりデータＸ１を
読み出し始めているが、これは領域Ａを群単位でアクセ
スしているのでなく、あくまで１ピツト毎に書込み、読
出しを行っているのでこのようなことが可能になるので
ある。

すなわち２０２のＡ（ＸＩ）と２０３のＡ（Ｘｉ ）と
が１ビット近くまで接近しても、依然として正常な書込
み、読出しが可能でありこれが主記憶装置をランダムア
クセスメモリで構成することの１つの大きな特徴となる
。

さて、２０４〜２０７は、入力クロック周波数が出力側
クロック周波数より低く、書込みアドレスが読出しアド
レスに追い越される場合を示している。

まず２０４．２０５は、前置シフトレジスタが挿入され
ている状態から出発し、読出しアドレスの例えばＯ番地
が書込みアドレスのＯ番地に後から接近し、その位相差
がある閾値以内の値になる為、２１４に示す点において
切換選択回路１０２は比較回路１０７からの制御信号１
２２を受信し前置シフトレジスタの挿入を解除し、同時
に書込みアドレス発生回路はフレーム識別パルス１１７
の値をｍだげ増加することにより書込みアドレスをｍピ
ット分だけ前方ヘジャンプする。

すなわち、書込みデータ列はＸｌ、Ｙ２と書込まれた後
、次のｚ２は脱落してその次のＸ３が書込まれ、以下Ｙ
３、ｚ３、Ｘ４・・・・・・・・・と続く。

一方、書込みアドレスはデータに対応してＡ、Ｂと歩進
してきたが、そこでｍビット前方ヘジャンプするので、
Ｃを飛ばしてその次のＡに移り、以下Ｂ、Ｃ，Ａ、Ｂ、
Ｃ１・・・・・・・・・、と続く。

従って書込みデータ列と書込みアドレスとの対応は崩れ
ないが、領域Ｃには結局ｚ２が書込まれなかったことに
なり、これを読出せば２０５に示すように、２１５に示
す期間にｚ２の代りに誤ってｚｌが読出される以外には
、データの誤りは生じていない。

しかもフレーム構成は全く崩れない。

また、２１４に示す時点で、書込みアドレスがジャンプ
したため、読出しアドレスとの間に約ｍビット分の位相
差が生じ、読出しアドレスが後から追いかげるので結局
それがそのまＳ位相余裕となり、次に再び追い越される
までには多少の時間がかかる。

主記憶装置は、ランダムアクセスメモリで構成されてい
るため２０４，２０５に示すように、互いの位相がほぼ
等しくなる程度まで接近することが許されるが、実際に
は位相の急変に対処して、例えば、１０ビット程度まで
接近したことを検出すれば、ジャンプさせるようにして
おくのがふつうである。

すなわち、従来方式と違ってこのアドレス位相比較の精
度はかなり粗くてよいという利点がある。

又、上記したデータの誤りおよびデータの挿脱に対して
は別途その補正を行なう。

例えば端末装置で異常検出すると再送要求を出すとかが
多数回同一内容を伝送し、多数決論理で処理する等の方
法がある。

これらはフレーム構成が崩れさえしなげれば極めて簡単
に行なえる。

２０６．２０７は、前置シフトレジスタが挿入されてい
ない状態から出発して、書込みアドレスが読出しアドレ
スに追付かれ、２１６に示す時点において切替選択回路
１０２は比較回路１０７からの制御信号１２２を受信し
前置シフトレジスタが挿入され、同時に書込みアドレス
発生回路はフレーム識別パルス１１７の値をｍだけ減少
することにより書込アドレスがｍだけ小さくなったこと
を示している。

従って領域ＣにはデータＺ２が２度続けて書込まれるこ
とになる。

これを２０７に示すように順次読出しアドレスに従って
読出すと、２１７に示すように、１フレ一ム分のデータ
（Ｘ２、Ｙ２、Ｚ２）が２度続けて読出され、いわゆる
１フレ一ム分のデータが出力データ列中に余分に挿入さ
れたことになるが、当然ながらフレーム構成は崩れない
。

゛書込みアドレスは、読出しアドレスに追付かれたとこ
ろで、ｍだげジャンプするので、互いの位相差は再びｍ
ピット分になるが、読出しアドレスが後から追いかげて
くるので、位相余裕としては（Ｎ−ｍ）ビット分になる
。

従って、入力クロック周波数の方が出力周波数より低い
と、ｍ＋（Ｎ−ｍ）すなわちＮビットずれる毎に１フレ
一ム分のデータ挿入が生じるが、更にＮビット毎にｍビ
ットのデータ誤りが生じることになる。

１フレ一ム分の余分なデータの挿入が生じる周期Ｔは周
波数差を△ｆとしてＴ＝−となる。

Δｆ 次に２０８〜２１１は入力クロック周波数が出力クロッ
ク周波数より高く、従って書込みアドレスが読出しアド
レスに後から追い付き、追越す場合を示している。

２０８，２０９は前置シフトレジスタを経由している状
態から出発して、２１８において切換選択回路１０２は
比較回路１０７からの制御信号１２２を受信し、前置シ
フトレジスタを経由しない状態へ切替えられ、同時に書
込みアドレス発生回路はフレーム識別パルス１１１の値
をｍだげ増加することにより書込みアドレスがｍだげ前
方へジャンプ、すなわちｍだけ加算されたことになり、
Ｃの領域にデータブロックＺ２が書込まれず、次のＡの
領域にデータフロックＡ３が書込まれる。

これを読出すと２０９に示すようにフレーム構成は崩れ
ないが、２１９のところで１フレ一ム分のデータ（Ｘ２
、Ｙ２、Ｚ２）が脱落したデータ列が得られる。

書込みアドレスと読出しアドレスの位相差はｍピット分
になり、同様にこれが位相余裕となる。

２１０．２１１は、前置シフトレジスタを経由しない状
態から出発して、２２００時点で切替選択回路１０２は
比較回路１０７からの制御信号１２２を受信し、前置シ
フトレジスタを経由する状態に切替えられ、同時に書込
みアドレス発生回路ハフレーム識別パルス１１７の値を
ｍだげ減少することにより書込みアドレスが後方へジャ
ンプ、すなわちｍだげ減算されたことを示している。

読出しデータ列は２１１に示すように、誤りは生じてい
ない。

位相差はｍピット分になるが、書込みアドレスが後から
追掛ける場合を示しているので、位相余裕としては（Ｎ
−ｍ）ビット分になる。

すなわち、入力クロック周波数が、出力クロック周波数
に比し、△ｆだげ高い場合１フレ一ム分のデータ脱落は
ｍ＋（Ｎ−ｍ）すなわち、Ｎビットずれる毎に行われ、
フレーム脱落周期ＴはＴ＝−△ｆ となる。

なお、入力クロック周波数が互いに他方より高くなった
り低（なったりするような最悪の場合には、互いの周波
数差を△ｆとして、データの挿脱周期は最悪Ｔニーとな
る。

△ｆ 以上の説明のごとく、本発明によれば前置シフトレジス
タの挿脱制御と書込みアドレスのジャンプ制御を連動し
て行い、それらとは独立に動作する読出しアドレスに従
ってランダムアクセス型主記憶装置よりデータ列を順次
読出して、出力データ列とすることにより、簡単な構成
で従来方式とほぼ等しい誤り率をもつ出力データ列を得
ることができるので、特に独立同期網を歯止めとして用
い。

通常は相互ないし従属同期網で動作さる時分割交換網の
同期装置のメモリ横取としては最適である。

なお、以上の説明では記憶装置の容量は、約１フレーム
分と述べたが、これはフレーム識別用のビット等、読出
し例には不要なビットは必しも書込む必要はな（、少な
くともそれらを除いた分だけの容量がありさえすればよ
いという意味である。

また同様に、前置シフトレジ〆りの容量と書込みアドレ
スのジャンプ幅とは互いに等しい印象を与えているが、
データブロックＸあるいはＺの中に、同様に出力側に不
要なビットが含まれていればそれらの値が互いに異なっ
ていてもよく、当然ながら本発明の適用領域に含まれる
。

更に、主ランダムアクセスメモリには１ピツトスつ書込
み、あるいは主ランダムアクセスメモリから１ビツトず
つ読出すど℃〈つ印象を以上の説明では与えているが、
データ列のクロック周波数と、メモリ素子、あるいは前
置遅延素子の帯域との兼ね合いで、データ列が適当に分
周されて書込まれ、あるいは読出される場合もあり、こ
の場合は前置遅延素子の容量とアドレスのジャンプ幅と
は等しくな（なり、あるいは１個のアドレスで数ビツト
同時に書込み、あるいは読出しを行うことになるがいず
れの方式も本発明の適用領域に含まれる。

【図面の簡単な説明】

第１図は従来の方式を説明するブロック図、第２図およ
び第３図は本発明の一実施例を示すブロック図、第４図
は本発明を説明するための図である。 第１図において、１は前置記憶装置、２は１フレ一ム分
の容量をもつ主記憶装置、３はフレーム位相検出回路、
４，６は書込みアドレス発生回路、５．１は読出しアド
レス発生回路、８，１０は比較回路、９は制御回路であ
る。 第２図、第３図において、１０１は前置シフトレジスタ
、１０２は切替選択回路、１０３は記憶装置、１０４は
フレーム位相検出回路、１０５は書込みアドレス発生回
路、１０６は読出しアドレス発生回路、１０７は比較回
路である。

Claims (1)

【特許請求の範囲】
1. １１フレームがＮビットより構成される入力データ列を
   、入力クロックに対して位相変動あるいは周波数差をも
   つ出力クロックにて規正されたデータ列に変換する同期
   化装置において、適当な容量をもつ前置遅延素子と、約
   １フレーム分の容量をもち、アドレスデコーダが書込み
   と読出しで共通に用いるように構成された主ランダムア
   クセスメモリと、主ランダムアクセスメモリの書込みア
   ドレスを発生する書込みアドレス発生回路と、同じく読
   出しアドレス発生回路と、これら書込みアドレスと読出
   しアドレスの位相比較を行なう比較回路とをもち、主ラ
   ンダムアクセスメモリの書込みデータ列は、入力クロッ
   クにより駆動される書込みアドレス発生回路により作成
   された書込みアドレスに従って主ランダムアクセスメモ
   リに書込み、該主ランダムアクセスメモリからは出力側
   クロックにより駆動される読出しアドレス発生回路によ
   り作成された読出しアドレスに従って読出し、該比較器
   の出力がある閾値に達すると、主ランダムアクセスメモ
   リへの書込みデータ列として、該前置遅延素子によりあ
   る遅延を与えられた入力データ列を用いるか、あるいは
   別の入力データ列を用いるかの切替えを行い、かつ該書
   込みアドレス発生回路を制御して書込みアドレスをジャ
   ンプさせて該主ランダムアクセスメモリからの読出しデ
   ータ列を出力データ列とすることを特徴とする同期化方
   式。