JPH0380643A - 伝送路信号の遅延挿脱方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 伝送路信号を遅延して位相余裕をとって出力する伝送路
信号の遅延挿脱方式に関し、 回路構成の簡素化を目的とし、 伝送路信号の書き込みと読み出しを別々のクロックで行
なう単一のメモリと、前記伝送路信号のル−ム周期のＮ
倍（ただし、Ｎは２以上の整数）の周期に位相同期した
第１の制御信号を生成して該単一のメモリに印加し、該
単一のメモリに前記受信データの書き込みを書き込みク
ロックに応じて行なわせる第１の制御信号生成回路と、
装置内の時間軸変動を有しないフレームパルスのＮ倍の
周明に位相同期し、かつ、該第１のυ制御信号と位相が
異ならしめられた第２の制御信号を生成して該単一のメ
モリに印加し、該単一のメモリの記憶伝送路信号の読み
出しを読み出しクロックに応じて行なわせる第２の制御
信号生成回路とを具備し、前記単一のメモリに対して前
記第１の制御ｌｌ信号によりＮフレーム周明で書き込み
動作を行なうよう構成する。

〔産業上の利用分野〕

本発明は伝送路信号の遅延挿脱方式に係り、特に伝送路
信号を遅延して位相余裕をとって出力する伝送路信号の
遅延１ｌＩｌ！２方式に関する。

端末より送信され、網終端装置（ＤＳＵ）を介してディ
ジタル交換網へ伝送される伝送路信号は、端末が低価格
化の要求からクロック安定度がそれほど高精度でない構
成となっているのに対し、ディジタル交換網でのクロッ
ク安定度は厳しく要求されるため、両者のクロック位相
が異なるとスリップが生じるので、通常ＤＳＵの一部で
端末からの伝送路信号のクロックをより安定なりロック
に変換する遅延挿脱が行なわれる。

この伝送路信号の遅延挿脱に際してはメモリが使用され
、その書き込みクロックと読み出しクロックとの間の位
相余裕をとるための回路構成の簡素化が望まれている。

〔従来の技術〕

第４図は従来方式の一例のブロック図を示す。

同図中、４１及び４２は夫々端末からの伝送路信号の各
１フレームを記憶できる容量をもち、書き込みと読み出
しが別クロックにより同時にできるエラスティックメモ
リで、上記伝送路信号が夫々入力される。また、この伝
送路（ｇ号は受信フレームパルスが分離されると共に、
伝送路信号に基づいてライトクロックが生成される。こ
れにより、受信フレームパルス及びライトクロックは夫
々伝送路信号と同じ時間軸変動を有する。

受信フレームパルスは１／２分周器４３により１／２分
周されて１フレーム毎に反転する信号とされた後、エラ
スティックメモリ４１及び４２に夫々チップセレクト信
ＱＣ８として出力される。

ここで、エラスティックメモリ４１及び４２に供給され
る上記のチップセレクト信号は互いに逆極性とされてい
るので、エラスティックメモリ４１及び４２は１フレー
ム毎に交互に選択されることになり、選択されている方
の一方のエラスティックメモリに伝送路信号（受信デー
タ）がライトクロックに同期して書き込まれる。

他方、装置内の時間軸変動を有しないフレームパルスが
１／２分周器４４に供給され、ここで、１／２分周され
た後位相比較器４５に供給されて１／２分周器４３の出
力信号と佇相比較される。

１／２分周器４４は内部で２つの互いに逆極性の２ル一
ム周期パルスを生成し、位相比較器４５の出力信号に基
づいて位相比較器４５での位相差が大なる方の２ル一ム
周期パルスを選択出力する。この２フレ一ム周期パルス
はゲート回路４６及び４７に夫々供給され、１フレーム
毎に交互にゲート「開」状態とゲート「閉１状態とを繰
り返させ、かつ、同じフレームではゲート回路４６及び
４７の一方をゲート１゛開」状態とし、他方をゲート「
閉」状態とする。

エラスティックメモリ４１及び４２は装置内で生成され
たり一ドクロツタに基づいて夫々同時に読み出し動作を
行なっているが、ゲート回路４６及び４７により書き込
み動作を行なっている方のエラスティックメモリの読み
出しデータがインヒビットされ、他方のエラスティック
メモリの読み出しデータがゲート出力されて、更にＯＲ
回路４８を通して出力される。

このように、従来は２個のエラスティックメモリ４１及
び４２を１フレーム毎に交互にぶき込み動作と読み出し
動作を切換える所謂ダブルバッファ方式により、ＯＲ回
路４８から時間軸変動が除去された伝送路信号（受信デ
ータ）を取り出すことができる。

〔発明が解決しようとする課題〕

しかるに、上記の従来方式ではエラスティックメモリが
４１．４２で示す如く２個必要で、また１ル−ム毎に交
互に読み出し出力をゲート出力させるための回路も必要
で、回路部品点数が多く小型化に制約があり、また回路
構成が比較的複雑である等の問題がある。

本発明は上記の点に鑑みてなされたもので、回路構成の
簡素化を図ることができる伝送路信ｇの遅延挿脱方式を
提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を丞す。同図中、１１
は伝送路信号の古き込みと読み出しを別々のクロックで
行なう単一のメモリである。１２は第１の制御信号生成
回路で、伝送路信号のフレーム周期のＮ倍（ただし、Ｎ
は２以上の整数）の周期に位相同期した第１の制御信号
を生成してメモリ１１に供給し、書き込みクロックに応
じた伝送路信号の書き込みを行なわせる。

１３は第２の制御信号生成回路で、装置内の時間軸変動
を有しないフレームパルスのＮ倍の周期に位相同期し、
かつ、第１の制御信号と位相が異ならしめられた第２の
制御信号を生成してメモリ１１に印加し、メモリ１１の
記憶伝送路信号の読み出しを読み出しクロックに応じて
行なわせる。

〔作用〕

本発明ではメモリ１１として壽き込みと読み出しを別々
のクロックで行なえるメモリを使用し、前記第１の制御
信号によりＮフレーム周期で古き込み動作を行ない、か
つ、書き込み動作に遅れて前記第２の制御信号によりＮ
フレーム周期で読み出し動作を行なう。

すなわち、本発明ではメモリ１１は伝送路信号を１き込
んでいる間も、時間軸変動のない読み出しクロックに基
づいて読み出し動作を行なうことができるから、メモリ
１１の個数は１個だけでよく、かつ、メモリ１１の出力
側にゲート回路を設ける必要もない。

〔実施例〕

第２図は本発明の゛一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、２１は１ラステイ
ツクメモリで、伝送路信号を２フレ一ム周期分記憶でき
る容量を有する。２２は１／２分周器で、受信した伝送
路信号から分離した受信ル−ムパルスを１／２分周して
２フレ一ム周期の第１の制御信号を生成する。第３図（
Ａ＞は上記の受信フレームパルスの前縁を、また同図（
Ｂ）は上記の第１の制御信号の前縁を夫々模式また、２
３は１７２分周器で、装置内で生成した時間軸変動を有
しないフレームパルスを１／２分周して２フレ一ム周期
の第２の制御信号を生成する。この第２の制御信号は上
記第１の制ｍ＋信弓と共に位相比較器２４に供給され、
ここで両信号の位相誤差に応じた位相誤差信号に変換さ
れる。

１／２分周器２３は例えば装置内フレームパルスの立上
りで反転する第１の７リツプ７０ツブと立下りで反転す
る第２の７リツプフロツプの各々から取り出される互い
に逆極性の２つの２フレ一ム周期の信号のうち、第１の
制御信号と僚相差のある方の信号を、上記位相誤差信号
に基づいてセレクタで切換出力する構成とされている。

従って、装置内フレームパルスの前縁を第３図（Ｃ）に
模式的に示すものとすると、１７２分周器２３から取り
出される第２のあり御信号は同図（Ｄ）にその前縁が模
式的に示される。

エラスティックメモリ２１には受信伝送路信号から生成
された、受信伝送路信号と同じ時間軸変動分を有するラ
イトクロックと、装置内で生成された時間軸変動分を有
しないリードクロックが夫々印加されると共に、前記第
１のｔＩ１１ｗＪ信号がライトリセット信号として、ま
た、前記第２の制御信号がリードリセット信号として夫
々印加される。

これにより、エラスティックメモリ２１はライトリセッ
ト信弓入力時からライトクロックに応じて伝送路信号を
書き込み始めた後、１フレーム又はそれ以上で２フレ一
ム未満の期間経過してから入力されるリードリセット信
号入力後リードクロツタに応じて先に書き込まれた伝送
路信号を最初から順番に１間軸変動を除去しつつ読み出
し始める。従って、エラスティックメモリ２１は常に伝
送路信号が２フレ一ム周期で書き込み動作を行ない、一
定時間後２フレーム周期で読み出しｅｆｌを行なう。

従って、本実施例によれば、エラスティックメモリ２１
の個数は１個で済み、また読み出し出力を切換えるゲー
ト回路は不要になる。

なお、本発明は上記の実施例に、限定されるものではな
く、例えばメモリ１１は書き込みと読み出しを別々のク
ロックで行なうことができるメモリであればよく、よっ
て例えばＦＩＦＯ（ファースト・イン・）７−スト・ア
ウト）メモリでもよい。

また、書き込み周期と読み出し周期は各々２ル−ム以外
の複数フレーム周期でもよい。

（発明の効果） 上述の如く、本発明によれば、単一のメモリで構成でき
ると共に、メモリの出力側に読み出し出力を切換えるた
めのゲート回路を不要にできるため、従来のダブルバッ
フ？方式の構成に比べて部品点数を少なく回路構成を簡
素化することができ、装置を小型化できる等の特長を有
するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図は第２
図の動作説明用タイムヂャート、第４図は従来の一例の
ブロック図である。 図において、 １１はメモーリ、 １２は第１の制御信号生成回路、 １３は第２の制御信号生成回路、 ２１はエラスティックメモリ、 ２２．２３は１／２分周器、 ２４は位相比較器 を示す。 挙手シ用の原綽しヅロ・・２□ 第 図 −１１ 本宛チルっ一事オら伜１ｆ）プロ・ン２躬ｆｓＺ図 （Ａ） 早２ｆｆｉ／）ｌ力４”まデ声ｑ耳（２イ乙弓＝マ一ト
第３図 ４５枚の１例のプローＩ２図 第４図

Claims (1)

1. 【特許請求の範囲】 伝送路信号の書き込みと読み出しを別々のクロックで行
   なう単一のメモリ（１１）と、 前記伝送路信号のフレーム周期のＮ倍（ただし、Ｎは２
   以上の整数）の周期に位相同期した第１の制御信号を生
   成して該単一のメモリ（１１）に印加し、該単一のメモ
   リ（１１）に前記受信データの書き込みを書き込みクロ
   ックに応じて行なわせる第１の制御信号生成回路（１２
   ）と、 装置内の時間軸変動を有しないフレームパルスのＮ倍の
   周期に位相同期し、かつ、該第１の制御信号と位相が異
   ならしめられた第２の制御信号を生成して該単一のメモ
   リ（１１）に印加し、該単一のメモリ（１１）の記憶伝
   送路信号の読み出しを読み出しクロックに応じて行なわ
   せる第２の制御信号生成回路（１３）とを具備し、 前記単一のメモリ（１１）に対して前記第１の制御信号
   によりＮフレーム周期で書き込み動作を行なうことを特
   徴とする伝送路信号の遅延挿脱方式。