JP2978506B2 - フレームアライナ - Google Patents
フレームアライナInfo
- Publication number
- JP2978506B2 JP2978506B2 JP1141181A JP14118189A JP2978506B2 JP 2978506 B2 JP2978506 B2 JP 2978506B2 JP 1141181 A JP1141181 A JP 1141181A JP 14118189 A JP14118189 A JP 14118189A JP 2978506 B2 JP2978506 B2 JP 2978506B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frame
- input
- input signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデイジタル通信網において局内装置に設け
られるフレームアライナに関する。
られるフレームアライナに関する。
現在のデイジタル通信分野ではデイジタル信号レベル
で各種信号処理を行う必要性があることから、局間中継
伝送路の伝送路インタフエース部や局内の装置間パスの
装置間インタフエース部には対向の局あるいは装置から
伝送されてくるデイジタル信号を自局内あるいは自装置
内のクロツク信号に乗せ換え、基準位相に位相を確定す
る、すなわち位相同期を行うフレームアライナの回が設
けられているのが通常である。
で各種信号処理を行う必要性があることから、局間中継
伝送路の伝送路インタフエース部や局内の装置間パスの
装置間インタフエース部には対向の局あるいは装置から
伝送されてくるデイジタル信号を自局内あるいは自装置
内のクロツク信号に乗せ換え、基準位相に位相を確定す
る、すなわち位相同期を行うフレームアライナの回が設
けられているのが通常である。
第３図は従来のフレームアライナを示すブロツク図で
ある。同図において、１はフレーム中にフレーム同期信
号を有するデイジタル入力信号DI（第４図（ｂ）参照）
が入力する入力端子、２はこの入力信号DIが入力し、フ
レーム同期信号を検出して入力信号のフレーム同期を確
立すると共にフレーム周期と同周期で書き込みリセツト
信号WRを出力するフレーム同期回路、３は第４図（ｂ）
に示す入力信号DIを予め定められた時間だけ遅延する遅
延回路、４は入力端子4aに入力信号DIが入力し、入力端
子4bに遅延回路３の出力信号が入力し、入力端子4cに入
力する選択信号SELによって一方の入力信号を選択して
出力端子4dから出力する選択回路、５は読み出しリセツ
ト信号RRが入力するリセツト端子、６は入力端子6aに入
力する書き込みリセツト信号WRの位相と入力端子6bに入
力する読み出しリセツト信号RRの位相とを比較し、両者
の位相差に応じて選択信号SELを出力端子6cから出力す
る位相比較器、７は入力信号DIと同速度の第１クロツク
WCLK（第４図（ａ）参照）が入力する第１クロツク端
子、８は入力信号DIと同速度あるいはそれに近い速度の
第２のクロツクRCLK（第４図（ｄ）参照）が入力する第
２クロツク端子、９は入力端子9aに選択回路４の出力端
子4dから出力する出力信号が入力し、入力端子9bに書き
込みリセツト信号WRが入力し、入力端子9cに読み出しリ
セツト信号RRが入力し、入力端子9dに書き込みクロツク
WCLKが入力し、入力端子9eに読み出しクロツクRCLKが入
力し、選択回路４の出力信号をフレーム同期回路２から
の書き込みリセツト信号WRが与えられた時刻より入力信
号DIと同速度の書き込みクロツクWCLKで書き込み、外部
から与えられてくる読み出しリセツト信号RRが与えられ
た時刻から書き込まれた信号を入力信号DIと同速度ある
いはそれに近い速度の読み出しクロツクRCLKで読み出し
てフレーム位相差を吸収して出力端子9fから第４図
（ｃ）に示す出力信号RDが出力するエラステイツクスト
アメモリ、10はフレームアライナの出力信号DOが出力す
る出力端子である。
ある。同図において、１はフレーム中にフレーム同期信
号を有するデイジタル入力信号DI（第４図（ｂ）参照）
が入力する入力端子、２はこの入力信号DIが入力し、フ
レーム同期信号を検出して入力信号のフレーム同期を確
立すると共にフレーム周期と同周期で書き込みリセツト
信号WRを出力するフレーム同期回路、３は第４図（ｂ）
に示す入力信号DIを予め定められた時間だけ遅延する遅
延回路、４は入力端子4aに入力信号DIが入力し、入力端
子4bに遅延回路３の出力信号が入力し、入力端子4cに入
力する選択信号SELによって一方の入力信号を選択して
出力端子4dから出力する選択回路、５は読み出しリセツ
ト信号RRが入力するリセツト端子、６は入力端子6aに入
力する書き込みリセツト信号WRの位相と入力端子6bに入
力する読み出しリセツト信号RRの位相とを比較し、両者
の位相差に応じて選択信号SELを出力端子6cから出力す
る位相比較器、７は入力信号DIと同速度の第１クロツク
WCLK（第４図（ａ）参照）が入力する第１クロツク端
子、８は入力信号DIと同速度あるいはそれに近い速度の
第２のクロツクRCLK（第４図（ｄ）参照）が入力する第
２クロツク端子、９は入力端子9aに選択回路４の出力端
子4dから出力する出力信号が入力し、入力端子9bに書き
込みリセツト信号WRが入力し、入力端子9cに読み出しリ
セツト信号RRが入力し、入力端子9dに書き込みクロツク
WCLKが入力し、入力端子9eに読み出しクロツクRCLKが入
力し、選択回路４の出力信号をフレーム同期回路２から
の書き込みリセツト信号WRが与えられた時刻より入力信
号DIと同速度の書き込みクロツクWCLKで書き込み、外部
から与えられてくる読み出しリセツト信号RRが与えられ
た時刻から書き込まれた信号を入力信号DIと同速度ある
いはそれに近い速度の読み出しクロツクRCLKで読み出し
てフレーム位相差を吸収して出力端子9fから第４図
（ｃ）に示す出力信号RDが出力するエラステイツクスト
アメモリ、10はフレームアライナの出力信号DOが出力す
る出力端子である。
次に、上記構成によるフレームアライナの動作につい
て第４図（ａ）〜第４図（ｄ）を参照して説明する。ま
ず、対向の局または装置から任意の位相で伝送されてく
るフレーム中にフレーム同期信号を有する第４図（ａ）
に示す入力信号DIが入力端子１を介してフレーム同期回
路2,遅延回路３および選択回路４に入力する。このフレ
ーム同期回路２はこの入力信号DIの入力により、この入
力信号DIのフレーム同期を確立すると共にフレーム周期
と同周期で書き込みリセツト信号WRを位相比較器６に出
力する。この場合、フレーム位相差を吸収するためのエ
ラステイツクストアメモリ９の読み出しフレーム位相に
書き込みフレーム位相が接近して同一フレーム内のデー
タがフレーム間を前後する不適正な領域の幅を入力信号
のビツト数に換算した量（遅延挿脱量）は入力信号１フ
レーム長のビツト数の数分の１にすぎないことから、デ
イジタルの入力信号DIに対して１種類の遅延回路４が設
けられ、エラステイツクストアメモリ９への書き込みフ
レーム位相は遅延有りまたは無しの２種類の位相で書き
込みが可能となつている。このため、選択回路４は位相
比較器６の出力端子6cから出力する選択信号SELの入力
により、入力信号DIかあるいは遅延回路３の出力信号が
選択されてエラステイツクストアメモリ９に入力する。
このため、不適正な領域に入つた場合は遅延の挿入また
は脱落を行なつて適正領域に入るように位相を修正する
ことにより、出力端子10より対向の局または装置から任
意の位相で入力される信号の速度に対し同速度あるいは
それに近い速度のクロツクに乗せ換えて出力することが
できる。
て第４図（ａ）〜第４図（ｄ）を参照して説明する。ま
ず、対向の局または装置から任意の位相で伝送されてく
るフレーム中にフレーム同期信号を有する第４図（ａ）
に示す入力信号DIが入力端子１を介してフレーム同期回
路2,遅延回路３および選択回路４に入力する。このフレ
ーム同期回路２はこの入力信号DIの入力により、この入
力信号DIのフレーム同期を確立すると共にフレーム周期
と同周期で書き込みリセツト信号WRを位相比較器６に出
力する。この場合、フレーム位相差を吸収するためのエ
ラステイツクストアメモリ９の読み出しフレーム位相に
書き込みフレーム位相が接近して同一フレーム内のデー
タがフレーム間を前後する不適正な領域の幅を入力信号
のビツト数に換算した量（遅延挿脱量）は入力信号１フ
レーム長のビツト数の数分の１にすぎないことから、デ
イジタルの入力信号DIに対して１種類の遅延回路４が設
けられ、エラステイツクストアメモリ９への書き込みフ
レーム位相は遅延有りまたは無しの２種類の位相で書き
込みが可能となつている。このため、選択回路４は位相
比較器６の出力端子6cから出力する選択信号SELの入力
により、入力信号DIかあるいは遅延回路３の出力信号が
選択されてエラステイツクストアメモリ９に入力する。
このため、不適正な領域に入つた場合は遅延の挿入また
は脱落を行なつて適正領域に入るように位相を修正する
ことにより、出力端子10より対向の局または装置から任
意の位相で入力される信号の速度に対し同速度あるいは
それに近い速度のクロツクに乗せ換えて出力することが
できる。
上述した従来のフレームアライナは、対応の局あるい
は装置から伝送されてくる入力信号の速度に対し、同速
度あるいはそれに近い速度のクロツクに乗せ換えること
を想定した構成となつているので、入力信号の速度より
も高速なクロツクに乗せ換えた出力信号を生成する場合
には入力信号の速度と出力信号の速度の較差が大きくな
るにしたがつて前述した不適正な領域が広がり遅延挿脱
量が多くなる。すなわち、エラステイツクストアメモリ
からの出力信号RDがそのままフレームアライナの出力信
号DOになつており、エラステイツクストアメモリ９の出
力信号RDのフレームの先頭からｎビツトまでの部分に入
力信号DIが偏るため第４図（ｃ）に示すように遅延挿脱
量が多くなる。このため、読み出しフレーム位相に書き
込みフレーム位相が接近して同一フレーム内のデータが
フレーム間を前後する不適正な領域が広くなつてしまう
という欠点がある。
は装置から伝送されてくる入力信号の速度に対し、同速
度あるいはそれに近い速度のクロツクに乗せ換えること
を想定した構成となつているので、入力信号の速度より
も高速なクロツクに乗せ換えた出力信号を生成する場合
には入力信号の速度と出力信号の速度の較差が大きくな
るにしたがつて前述した不適正な領域が広がり遅延挿脱
量が多くなる。すなわち、エラステイツクストアメモリ
からの出力信号RDがそのままフレームアライナの出力信
号DOになつており、エラステイツクストアメモリ９の出
力信号RDのフレームの先頭からｎビツトまでの部分に入
力信号DIが偏るため第４図（ｃ）に示すように遅延挿脱
量が多くなる。このため、読み出しフレーム位相に書き
込みフレーム位相が接近して同一フレーム内のデータが
フレーム間を前後する不適正な領域が広くなつてしまう
という欠点がある。
この発明に係るフレームアライナは対向の局からフレ
ーム同期信号を有する任意の位相で伝送されてくるデイ
ジタル入力信号を受信し、この中のフレーム同期信号を
受信して入力信号のフレーム同期を確立すると共にフレ
ーム周期と同周期で書き込みリセツト信号を発生するフ
レーム同期回路と、入力信号をあらかじめ定められた時
間だけ遅延させる遅延回路と、選択信号の入力により前
記入力信号あるいはこの遅延回路の出力信号の一方を選
択する選択回路と、この選択回路の出力信号をフレーム
同期回路からの書き込みリセツト信号が与えられた時刻
より入力信号と同速度の書き込みクロツクで書き込み、
外部より入力する読み出しリセツト信号が与えられた時
刻から書き込まれた信号を入力信号の速度より速い速度
の読み出しクロックで書き込みクロックと読み出しクロ
ックの速度差に応じた一定周期ごとに読み出すエラステ
ィックストアメモリと、この書き込みリセツト信号とこ
の読み出しリセツト信号の位相を比較し、その位相差に
応じて選択信号を出力する位相比較器と、エラステイツ
クストアメモリからの出力信号を所望のフレーム構成に
変換するフレーム変換回路を有している。
ーム同期信号を有する任意の位相で伝送されてくるデイ
ジタル入力信号を受信し、この中のフレーム同期信号を
受信して入力信号のフレーム同期を確立すると共にフレ
ーム周期と同周期で書き込みリセツト信号を発生するフ
レーム同期回路と、入力信号をあらかじめ定められた時
間だけ遅延させる遅延回路と、選択信号の入力により前
記入力信号あるいはこの遅延回路の出力信号の一方を選
択する選択回路と、この選択回路の出力信号をフレーム
同期回路からの書き込みリセツト信号が与えられた時刻
より入力信号と同速度の書き込みクロツクで書き込み、
外部より入力する読み出しリセツト信号が与えられた時
刻から書き込まれた信号を入力信号の速度より速い速度
の読み出しクロックで書き込みクロックと読み出しクロ
ックの速度差に応じた一定周期ごとに読み出すエラステ
ィックストアメモリと、この書き込みリセツト信号とこ
の読み出しリセツト信号の位相を比較し、その位相差に
応じて選択信号を出力する位相比較器と、エラステイツ
クストアメモリからの出力信号を所望のフレーム構成に
変換するフレーム変換回路を有している。
この発明は低速の入力信号を高速の出力信号に乗り換
える際の遅延挿脱量を少なくすることができる。
える際の遅延挿脱量を少なくすることができる。
第１図はこの発明に係るフレームアライナの一実施例
を示すブロツク図であり、一例として１フレームにｎビ
ツトのデータを有する入力信号DIを、入力信号DIの４倍
の速度の出力信号DOにフレームの先頭からｎビツトまで
の部分にデータが詰つた形で乗せ換える場合を示す。同
図において、11はエラステイツクストアメモリ９からの
出力信号RDを所望のフレーム構成に変換するフレーム変
換回路である。
を示すブロツク図であり、一例として１フレームにｎビ
ツトのデータを有する入力信号DIを、入力信号DIの４倍
の速度の出力信号DOにフレームの先頭からｎビツトまで
の部分にデータが詰つた形で乗せ換える場合を示す。同
図において、11はエラステイツクストアメモリ９からの
出力信号RDを所望のフレーム構成に変換するフレーム変
換回路である。
次に、上記構成によるフレームアライナの動作につい
て第２図（ａ）〜第２図（ｅ）を参照して説明する。ま
ず、対局の局または装置から任意の位相で伝送されてく
るフレーム中にフレーム同期信号を有する第２図（ｂ）
に示す入力信号DIが入力端子１を介してフレーム同期回
路2,遅延回路３および選択回路４に入力する。このフレ
ーム同期回路２はこの入力信号の入力により、この入力
信号DIのフレーム同期を確立すると共にフレーム周期と
同周期で書き込みリセツト信号WRを位相比較器６に出力
する。この場合、フレーム位相差を吸収するためのエラ
ステイツクストアメモリ９の読み出しフレーム位相に書
き込みフレーム位相が接近して同一フレーム内のデータ
がフレーム間を前後する不適正な領域の幅を入力信号の
ビツト数に換算した量（遅延挿脱量）は入力信号１フレ
ーム長のビツト数の数分の１にすぎないことから入力信
号DIに対して１種類の遅延回路４が設けられ、エラステ
イツクストアメモリ９への書き込みフレーム位相は遅延
有りまたは無しの２種類の位相で書き込みが可能となつ
ている。このため、選択回路４は位相比較器６の出力端
子6cから出力する選択信号SELの入力により、入力信号D
Iかあるいは遅延回路３の出力信号が選択されてエラス
テイツクストアメモリ９に入力する。したがつて、エラ
ステイツクストアメモリ９は読み出しクロツクRCLKを４
回に１回有効にして入力信号DIをエラステイツクストア
メモリ９から読み出すことにより、エラステイツクスト
アメモリ９の出力信号RDのフレーム上に入力信号が分散
した形にし、その後でフレーム変換回路11によりフレー
ム変換を行なつて入力信号DIがフレームの先頭からｎビ
ツトまでに詰まつた高速の出力信号DO（第２図（ｅ）参
照）を得ることができ、出力端子10から出力することが
できる。
て第２図（ａ）〜第２図（ｅ）を参照して説明する。ま
ず、対局の局または装置から任意の位相で伝送されてく
るフレーム中にフレーム同期信号を有する第２図（ｂ）
に示す入力信号DIが入力端子１を介してフレーム同期回
路2,遅延回路３および選択回路４に入力する。このフレ
ーム同期回路２はこの入力信号の入力により、この入力
信号DIのフレーム同期を確立すると共にフレーム周期と
同周期で書き込みリセツト信号WRを位相比較器６に出力
する。この場合、フレーム位相差を吸収するためのエラ
ステイツクストアメモリ９の読み出しフレーム位相に書
き込みフレーム位相が接近して同一フレーム内のデータ
がフレーム間を前後する不適正な領域の幅を入力信号の
ビツト数に換算した量（遅延挿脱量）は入力信号１フレ
ーム長のビツト数の数分の１にすぎないことから入力信
号DIに対して１種類の遅延回路４が設けられ、エラステ
イツクストアメモリ９への書き込みフレーム位相は遅延
有りまたは無しの２種類の位相で書き込みが可能となつ
ている。このため、選択回路４は位相比較器６の出力端
子6cから出力する選択信号SELの入力により、入力信号D
Iかあるいは遅延回路３の出力信号が選択されてエラス
テイツクストアメモリ９に入力する。したがつて、エラ
ステイツクストアメモリ９は読み出しクロツクRCLKを４
回に１回有効にして入力信号DIをエラステイツクストア
メモリ９から読み出すことにより、エラステイツクスト
アメモリ９の出力信号RDのフレーム上に入力信号が分散
した形にし、その後でフレーム変換回路11によりフレー
ム変換を行なつて入力信号DIがフレームの先頭からｎビ
ツトまでに詰まつた高速の出力信号DO（第２図（ｅ）参
照）を得ることができ、出力端子10から出力することが
できる。
以上詳細に説明したように、この発明に係るフレーム
アライナによれば、低速の入力信号を高速の出力信号に
乗せ換える際の遅延挿脱量を少なくすることができる効
果がある。
アライナによれば、低速の入力信号を高速の出力信号に
乗せ換える際の遅延挿脱量を少なくすることができる効
果がある。
第１図はこの発明に係るフレームアライナの一実施例を
示すブロツク図、第２図（ａ）〜第２図（ｅ）は第１図
の各部の波形を示す図、第３図は従来のフレームアライ
ナを示すブロツク図、第４図（ａ）〜第４図（ｄ）は第
３図の各部の波形を示す図である。 １……入力端子、２……フレーム同期回路、３……遅延
回路、４……選択回路、５……リセツト端子、６……位
相比較器、７……第１クロツク端子、８……第２クロツ
ク端子、９……エラステイツクストアメモリ、10……出
力端子、11……フレーム変換回路。
示すブロツク図、第２図（ａ）〜第２図（ｅ）は第１図
の各部の波形を示す図、第３図は従来のフレームアライ
ナを示すブロツク図、第４図（ａ）〜第４図（ｄ）は第
３図の各部の波形を示す図である。 １……入力端子、２……フレーム同期回路、３……遅延
回路、４……選択回路、５……リセツト端子、６……位
相比較器、７……第１クロツク端子、８……第２クロツ
ク端子、９……エラステイツクストアメモリ、10……出
力端子、11……フレーム変換回路。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/08 H04J 3/06
Claims (1)
- 【請求項１】対向の局からフレーム同期信号を有して任
意の位相で伝送されてくるディジタル入力信号を受信
し、この中のフレーム同期信号を受信して入力信号のフ
レーム同期を確立すると共にフレーム周期と同周期で書
き込みリセット信号を発生するフレーム同期回路と、入
力信号をあらかじめ定められた時間だけ遅延させる遅延
回路と、選択信号の入力により前記入力信号あるいはこ
の遅延回路の出力信号の一方を選択する選択回路と、こ
の選択回路の出力信号をフレーム同期回路からの書き込
みリセット信号が与えられた時刻より入力信号と同速度
の書き込みクロックで書き込み、外部より入力する読み
出しリセット信号が与えられた時刻から書き込まれた信
号を入力信号の速度より速い速度の読み出しクロックで
前記書き込みクロックと前記読み出しクロックの速度差
に応じた一定周期ごとに読み出すエラスティックストア
メモリと、この書き込みリセット信号とこの読み出しリ
セット信号の位相を比較しその位相差に応じて選択信号
を出力する位相比較器と、エラスティックストアメモリ
からの出力信号を所望のフレーム構成に変換するフレー
ム変換回路とを備えたことを特徴とするフレームアライ
ナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141181A JP2978506B2 (ja) | 1989-06-05 | 1989-06-05 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141181A JP2978506B2 (ja) | 1989-06-05 | 1989-06-05 | フレームアライナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037437A JPH037437A (ja) | 1991-01-14 |
| JP2978506B2 true JP2978506B2 (ja) | 1999-11-15 |
Family
ID=15286034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141181A Expired - Lifetime JP2978506B2 (ja) | 1989-06-05 | 1989-06-05 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978506B2 (ja) |
-
1989
- 1989-06-05 JP JP1141181A patent/JP2978506B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037437A (ja) | 1991-01-14 |
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