JPH0897729A - エラスティックストア - Google Patents
エラスティックストアInfo
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- JPH0897729A JPH0897729A JP6227629A JP22762994A JPH0897729A JP H0897729 A JPH0897729 A JP H0897729A JP 6227629 A JP6227629 A JP 6227629A JP 22762994 A JP22762994 A JP 22762994A JP H0897729 A JPH0897729 A JP H0897729A
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- memory
- address
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Abstract
(57)【要約】
【目的】データ速度変換機能とフレーム位相アライン機
能とを１つのメモリによって実現するエラスティックス
トア回路を提供する。 【構成】ライトアドレスカウンタ回路１２は回線クロッ
ク（１．５Ｍｃｋ）を分周してメモリ１１へのライトア
ドレスを、リードアドレスカウンタ回路１３は装置内ク
ロック（２Ｍｃｋ）を分周してメモリ１１へのリードア
ドレスを生成し、アドレスセレクタ回路１４はライトア
ドレスとリードアドレスとを切り換えてメモリ１１に与
え、タイミング生成回路１５はメモリ１１に入力するラ
イトイネーブル信号，リードイネーブル信号とアドレス
セレクタ回路１４へのアドレスセレクト信号を生成し、
シリアル／パラレル変換回路１６は回線側シリアルデー
タをシリアル／パラレル変換してメモリ１１に与え、パ
ラレル／シリアル変換回路１７はメモリ１１からのリー
ドデータをパラレル／シリアル変換する。
能とを１つのメモリによって実現するエラスティックス
トア回路を提供する。 【構成】ライトアドレスカウンタ回路１２は回線クロッ
ク（１．５Ｍｃｋ）を分周してメモリ１１へのライトア
ドレスを、リードアドレスカウンタ回路１３は装置内ク
ロック（２Ｍｃｋ）を分周してメモリ１１へのリードア
ドレスを生成し、アドレスセレクタ回路１４はライトア
ドレスとリードアドレスとを切り換えてメモリ１１に与
え、タイミング生成回路１５はメモリ１１に入力するラ
イトイネーブル信号，リードイネーブル信号とアドレス
セレクタ回路１４へのアドレスセレクト信号を生成し、
シリアル／パラレル変換回路１６は回線側シリアルデー
タをシリアル／パラレル変換してメモリ１１に与え、パ
ラレル／シリアル変換回路１７はメモリ１１からのリー
ドデータをパラレル／シリアル変換する。
Description
【０００１】
【産業上の利用分野】本発明はエラスティックストアに
関し、特にディジタル位相路に接続される装置において
１つのメモリを使用してデータ速度変換機能とフレーム
位相アライン機能とを実現するエラスティックストアに
関する。
関し、特にディジタル位相路に接続される装置において
１つのメモリを使用してデータ速度変換機能とフレーム
位相アライン機能とを実現するエラスティックストアに
関する。
【０００２】
【従来の技術】従来のデータ速度変換回路の一例として
特開平２−２２４０１６号公報に所載の「データ速度変
換回路」を挙げることができる。図４はこの公報におけ
る一実施例と同等のブロック図である。
特開平２−２２４０１６号公報に所載の「データ速度変
換回路」を挙げることができる。図４はこの公報におけ
る一実施例と同等のブロック図である。
【０００３】図４を参照すると、この従来例のデータ速
度変換回路は、エラスティックストア４１と、エラステ
ィックストア４１へのライトクロックＷＣＬＫから分周
したライトリセット信号ＷＲを生成する分周回路４２
と、ライトリセット信号ＷＲを所定時間遅延させてライ
トリセット信号ＷＲと同じエラスティックストア４１の
アドレスをアクセスしないリードリセット信号ＲＲを生
成する遅延回路４３と、リードリセット信号ＲＲに位相
同期したエラスティックストア４１のリードクロックＲ
ＣＬＫを生成するＰＬＬ回路４４とを備えている。
度変換回路は、エラスティックストア４１と、エラステ
ィックストア４１へのライトクロックＷＣＬＫから分周
したライトリセット信号ＷＲを生成する分周回路４２
と、ライトリセット信号ＷＲを所定時間遅延させてライ
トリセット信号ＷＲと同じエラスティックストア４１の
アドレスをアクセスしないリードリセット信号ＲＲを生
成する遅延回路４３と、リードリセット信号ＲＲに位相
同期したエラスティックストア４１のリードクロックＲ
ＣＬＫを生成するＰＬＬ回路４４とを備えている。
【０００４】そして、エラスティックストア４１の書込
み側では、分周回路４２がライトクロックＷＣＬＫから
ライトリセット信号ＷＲを発生してエラスティックスト
ア４１に与えると、エラスティックストア４１では、ラ
イトクロックＷＣＬＫの立ち下がり時点でライトリセッ
ト信号ＷＲが“Ｈ”レベルとなった以降において入力デ
ータＤＩを取り込んで記憶する。
み側では、分周回路４２がライトクロックＷＣＬＫから
ライトリセット信号ＷＲを発生してエラスティックスト
ア４１に与えると、エラスティックストア４１では、ラ
イトクロックＷＣＬＫの立ち下がり時点でライトリセッ
ト信号ＷＲが“Ｈ”レベルとなった以降において入力デ
ータＤＩを取り込んで記憶する。
【０００５】ライトリセット信号ＷＲはそのままＰＬＬ
回路４４に送られ、ＰＬＬ回路４４は位相同期したリー
ドクロックＲＣＬＫを発生してエラスティックストア４
１に与える。
回路４４に送られ、ＰＬＬ回路４４は位相同期したリー
ドクロックＲＣＬＫを発生してエラスティックストア４
１に与える。
【０００６】また、ライトリセット信号ＷＲは遅延回路
４３で一定時間Ｔだけ遅延されてリードリセット信号Ｒ
Ｒとしてエラスティックストア４１に与えられる。
４３で一定時間Ｔだけ遅延されてリードリセット信号Ｒ
Ｒとしてエラスティックストア４１に与えられる。
【０００７】従って、ライトリセット信号ＷＲとリード
リセット信号ＲＲとはずれて発生するので、アクセスが
衝突するのを防止することができる。
リセット信号ＲＲとはずれて発生するので、アクセスが
衝突するのを防止することができる。
【０００８】ここで、遅延時間ＴはリードクロックＲＣ
ＬＫの立ち下がり時にリードリセット信号ＲＲがリセッ
ト状態（“Ｈ”レベル）を呈しているように選ばれるの
で、正常なリードを行うことができる。
ＬＫの立ち下がり時にリードリセット信号ＲＲがリセッ
ト状態（“Ｈ”レベル）を呈しているように選ばれるの
で、正常なリードを行うことができる。
【０００９】また、フレーム位相アラインを実現する回
路の従来例として特開昭６３−２２０６２９号公報に所
載の「フレーム同期回路」を挙げることができる。この
フレーム同期回路はエラスティックストアを用いて入力
ディジタル多重信号の伝送速度を変換してフレーム位相
アライン（整合）のみを実現しており、入力信号のフレ
ーム同期パルスを所定周期の低速クロックにより検出す
る同期検出回路と、この同期検出回路の検出出力により
フレーム同期パルスに続く入力データをフレーム別に抽
出するタイミングパルスを発生する入力側タイミングパ
ルス発生器と、この入力側タイミングパルス発生器の出
力により入力信号から入力データを抽出する回路と、こ
の回路の抽出した入力データを上記クロックにより書き
込み所定の高速クロックにより独立に読み出す第１のエ
ラスティックストアと、この第１のエラスティックスト
アの読出データを読出クロックとタイミングパルスによ
りフレーム別に送出する回路と、この回路を起動するタ
イミングパルスを発生する出力側タイミング発生器と、
同期検出回路の検出出力を上記クロックにより書き込み
読出クロックにより読み出す第２のエラスティックスト
アを備え、この第２のエラスティックストアの出力を出
力側タイミング発生器の駆動信号とすることを特徴とし
ている。
路の従来例として特開昭６３−２２０６２９号公報に所
載の「フレーム同期回路」を挙げることができる。この
フレーム同期回路はエラスティックストアを用いて入力
ディジタル多重信号の伝送速度を変換してフレーム位相
アライン（整合）のみを実現しており、入力信号のフレ
ーム同期パルスを所定周期の低速クロックにより検出す
る同期検出回路と、この同期検出回路の検出出力により
フレーム同期パルスに続く入力データをフレーム別に抽
出するタイミングパルスを発生する入力側タイミングパ
ルス発生器と、この入力側タイミングパルス発生器の出
力により入力信号から入力データを抽出する回路と、こ
の回路の抽出した入力データを上記クロックにより書き
込み所定の高速クロックにより独立に読み出す第１のエ
ラスティックストアと、この第１のエラスティックスト
アの読出データを読出クロックとタイミングパルスによ
りフレーム別に送出する回路と、この回路を起動するタ
イミングパルスを発生する出力側タイミング発生器と、
同期検出回路の検出出力を上記クロックにより書き込み
読出クロックにより読み出す第２のエラスティックスト
アを備え、この第２のエラスティックストアの出力を出
力側タイミング発生器の駆動信号とすることを特徴とし
ている。
【００１０】
【発明が解決しようとする課題】この第１，第２の従来
例にあるように、従来のエラスティックストアでは、デ
ータ速度変換機能とフレーム位相アライン機能とを実現
するために、それぞれ別別のメモリと、タイミング生成
回路と、リードアドレス生成回路およびライトアドレス
生成回路を用いる必要があり、回路規模が大きくなると
いう問題点があった。
例にあるように、従来のエラスティックストアでは、デ
ータ速度変換機能とフレーム位相アライン機能とを実現
するために、それぞれ別別のメモリと、タイミング生成
回路と、リードアドレス生成回路およびライトアドレス
生成回路を用いる必要があり、回路規模が大きくなると
いう問題点があった。
【００１１】本発明の目的は、データ速度変換機能とフ
レーム位相アライン機能とを１つのメモリと、タイミン
グ生成回路と、リードアドレス生成回路およびライトア
ドレス生成回路を用いて実現するエラスティックストア
を提供することにある。
レーム位相アライン機能とを１つのメモリと、タイミン
グ生成回路と、リードアドレス生成回路およびライトア
ドレス生成回路を用いて実現するエラスティックストア
を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、１つの
メモリと、回線クロックを分周して前記メモリへのライ
トアドレスを生成するライトアドレス生成手段と、前記
回線クロックの周波数とは異なる周波数を有する装置内
クロックを分周して前記メモリへのリードアドレスを生
成するリードアドレス生成手段と、前記ライトアドレス
生成手段からのライトアドレスと前記リードアドレス生
成手段からのリードアドレスとを切り換えて前記メモリ
に与えるアドレスセレクト手段と、前記メモリへのライ
トイネーブル信号とリードイネーブル信号との生成およ
び前記アドレスセレクト手段へのアドレスセレクト信号
の生成を行うタイミング生成手段と、前記メモリへのラ
イトデータをシリアル／パラレル変換するシリアル／パ
ラレル変換手段と、前記メモリからのリードデータをパ
ラレル／シリアル変換するパラレル／シリアル変換手段
とを備えることを特徴とするエラスティックストアが得
られる。
メモリと、回線クロックを分周して前記メモリへのライ
トアドレスを生成するライトアドレス生成手段と、前記
回線クロックの周波数とは異なる周波数を有する装置内
クロックを分周して前記メモリへのリードアドレスを生
成するリードアドレス生成手段と、前記ライトアドレス
生成手段からのライトアドレスと前記リードアドレス生
成手段からのリードアドレスとを切り換えて前記メモリ
に与えるアドレスセレクト手段と、前記メモリへのライ
トイネーブル信号とリードイネーブル信号との生成およ
び前記アドレスセレクト手段へのアドレスセレクト信号
の生成を行うタイミング生成手段と、前記メモリへのラ
イトデータをシリアル／パラレル変換するシリアル／パ
ラレル変換手段と、前記メモリからのリードデータをパ
ラレル／シリアル変換するパラレル／シリアル変換手段
とを備えることを特徴とするエラスティックストアが得
られる。
【００１３】また、前記ライトアドレス生成手段は回線
フレーム同期のためのフレームカウンタであることを特
徴とするエラスティックストアが得られる。
フレーム同期のためのフレームカウンタであることを特
徴とするエラスティックストアが得られる。
【００１４】さらに、前記リードアドレス生成手段は装
置内フレーム生成のためのフレームカウンタであること
を特徴とするエラスティックストアが得られる。
置内フレーム生成のためのフレームカウンタであること
を特徴とするエラスティックストアが得られる。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示すブロック図
である。図１を参照すると、本実施例は１つのメモリ１
１と、回線クロック（１．５Ｍｃｋ）を分周してメモリ
１１へのライトアドレスを生成するライトアドレスカウ
ンタ回路１２と、回線クロックの周波数（１．５Ｍ）と
は異なる周波数（２Ｍ）を有する装置内クロックを分周
してメモリ１１へのリードアドレスを生成するリードア
ドレスカウンタ回路１３と、ライトアドレスカウンタ回
路１２からのライトアドレスとリードアドレスカウンタ
回路１３からのリードアドレスとを切り換えてメモリ１
１のアドレス端子ＡＤに与えるアドレスセレクタ回路１
４と、メモリ１１のライト端子ＷＲとリード端子ＲＤに
それぞれ入力するライトイネーブル信号とリードイネー
ブル信号との生成およびアドレスセレクタ回路１４への
アドレスセレクト信号の生成を行うタイミング生成回路
１５と、回線クロック（１．５Ｍｃｋ）に同期した回線
側シリアルデータをシリアル／パラレル変換してメモリ
１１のデータイン端子ＤＩにライトデータとして与える
シリアル／パラレル変換回路１６と、メモリ１１のデー
タアウト端子ＤＯからのリードデータを装置内クロック
（２Ｍｃｋ）に同期してパラレル／シリアル変換するパ
ラレル／シリアル変換回路１７とを備えている。
である。図１を参照すると、本実施例は１つのメモリ１
１と、回線クロック（１．５Ｍｃｋ）を分周してメモリ
１１へのライトアドレスを生成するライトアドレスカウ
ンタ回路１２と、回線クロックの周波数（１．５Ｍ）と
は異なる周波数（２Ｍ）を有する装置内クロックを分周
してメモリ１１へのリードアドレスを生成するリードア
ドレスカウンタ回路１３と、ライトアドレスカウンタ回
路１２からのライトアドレスとリードアドレスカウンタ
回路１３からのリードアドレスとを切り換えてメモリ１
１のアドレス端子ＡＤに与えるアドレスセレクタ回路１
４と、メモリ１１のライト端子ＷＲとリード端子ＲＤに
それぞれ入力するライトイネーブル信号とリードイネー
ブル信号との生成およびアドレスセレクタ回路１４への
アドレスセレクト信号の生成を行うタイミング生成回路
１５と、回線クロック（１．５Ｍｃｋ）に同期した回線
側シリアルデータをシリアル／パラレル変換してメモリ
１１のデータイン端子ＤＩにライトデータとして与える
シリアル／パラレル変換回路１６と、メモリ１１のデー
タアウト端子ＤＯからのリードデータを装置内クロック
（２Ｍｃｋ）に同期してパラレル／シリアル変換するパ
ラレル／シリアル変換回路１７とを備えている。
【００１７】メモリ１１のライト・リードサイクルは、
ライトイネーブル信号，リードイネーブル信号等を生成
するタイミング生成回路１５における信号作成上の容易
さから装置内ブロックの２のＮ乗とする。
ライトイネーブル信号，リードイネーブル信号等を生成
するタイミング生成回路１５における信号作成上の容易
さから装置内ブロックの２のＮ乗とする。
【００１８】メモリ１１は回線速度の高い側のクロック
である装置内クロック（２Ｍｃｋ）のタイミングで動作
させるため、回線側から入力されるデータを書き込むと
きに、書込み側はメモリ１１の動作クロック（２Ｍｃ
ｋ）とは非同期でデータを書き込むことになる。
である装置内クロック（２Ｍｃｋ）のタイミングで動作
させるため、回線側から入力されるデータを書き込むと
きに、書込み側はメモリ１１の動作クロック（２Ｍｃ
ｋ）とは非同期でデータを書き込むことになる。
【００１９】そのため、メモリサイクルは２のＮ乗のＮ
＝２として、装置内クロック（２Ｍｃｋ）の４クロック
間を１周期とする。メモリサイクル１周期の内の３クロ
ック間は書込み用に設け、残りの１クロック間はメモリ
１１の動作クロックと同期している読出し用に設けてデ
ータのハンドリングを行う。
＝２として、装置内クロック（２Ｍｃｋ）の４クロック
間を１周期とする。メモリサイクル１周期の内の３クロ
ック間は書込み用に設け、残りの１クロック間はメモリ
１１の動作クロックと同期している読出し用に設けてデ
ータのハンドリングを行う。
【００２０】次に、図１における各ブロックについて詳
細に説明する。
細に説明する。
【００２１】本実施例では、１つのメモリ１１を用いて
位相アライン機能とデータ速度変換機能とを実現するた
め、その最低容量として、回線側フレームの２フレーム
分（１９２ビット×２＝３８４ビット）のメモリ容量を
必要とする。本実施例では、４ビット／ワード×１２８
ワードのメモリを使用し、１フレーム当たり１９２ビッ
トを有効領域として利用している。
位相アライン機能とデータ速度変換機能とを実現するた
め、その最低容量として、回線側フレームの２フレーム
分（１９２ビット×２＝３８４ビット）のメモリ容量を
必要とする。本実施例では、４ビット／ワード×１２８
ワードのメモリを使用し、１フレーム当たり１９２ビッ
トを有効領域として利用している。
【００２２】ライトアドレスカウンタ回路１２は回線ク
ロック（１．５Ｍｃｋ）の立ち上がりで０〜１９２まで
カウントするフレームカウンタ（８ビット）と回線側の
フレーム数（１フレームは１９３ビット）を１〜２４マ
ルチフレームまでカウントするマルチフレームカウンタ
とにより構成されている。
ロック（１．５Ｍｃｋ）の立ち上がりで０〜１９２まで
カウントするフレームカウンタ（８ビット）と回線側の
フレーム数（１フレームは１９３ビット）を１〜２４マ
ルチフレームまでカウントするマルチフレームカウンタ
とにより構成されている。
【００２３】メモリ１１のメモリサイクルが２Ｍｃｋの
４クロック分を１周期としているので、データ４ビット
を単位として書込みが行われる。ライトアドレスはフレ
ームカウンタの８ビットと、２フレーム分のメモリアド
レスが必要なため、マルチフレームカウンタの下位１ビ
ットを含めた計９ビットで指定することになるが、メモ
リ１１はデータを４ビット単位で書き込むので、この９
ビットアドレスの下位２ビットを除いた７ビットを使用
している。
４クロック分を１周期としているので、データ４ビット
を単位として書込みが行われる。ライトアドレスはフレ
ームカウンタの８ビットと、２フレーム分のメモリアド
レスが必要なため、マルチフレームカウンタの下位１ビ
ットを含めた計９ビットで指定することになるが、メモ
リ１１はデータを４ビット単位で書き込むので、この９
ビットアドレスの下位２ビットを除いた７ビットを使用
している。
【００２４】リードアドレスカウンタ回路１３は装置内
クロック（２Ｍｃｋ）の立ち上がりで０〜２５５までカ
ウントするフレームカウンタ（８ビット）と装置内のフ
レーム数（１フレームは２５６ビット）を１〜２４マル
チフレームまでカウントするマルチフレームカウンタと
により構成されている。
クロック（２Ｍｃｋ）の立ち上がりで０〜２５５までカ
ウントするフレームカウンタ（８ビット）と装置内のフ
レーム数（１フレームは２５６ビット）を１〜２４マル
チフレームまでカウントするマルチフレームカウンタと
により構成されている。
【００２５】リードアドレスはリードアドレスカウンタ
回路１３のフレームカウンタの８ビットと、２フレーム
分のメモリアドレスが必要なため、マルチフレームカウ
ンタの下位１ビットを含めた９ビットで指定することに
なるが、メモリ１１はデータを４ビット単位で読み出す
ので、この９ビットアドレスの下位２ビットを除いた７
ビットを使用している。
回路１３のフレームカウンタの８ビットと、２フレーム
分のメモリアドレスが必要なため、マルチフレームカウ
ンタの下位１ビットを含めた９ビットで指定することに
なるが、メモリ１１はデータを４ビット単位で読み出す
ので、この９ビットアドレスの下位２ビットを除いた７
ビットを使用している。
【００２６】アドレスセレクタ回路１４はライトアドレ
スカウンタ回路１２によって生成されるライトアドレス
とリードアドレスカウンタ回路１３によって生成される
リードアドレスとをタイミング生成回路１５から与えら
れるアドレスセレクト信号によりメモリ１１に与えるア
ドレスを切り換える回路である。
スカウンタ回路１２によって生成されるライトアドレス
とリードアドレスカウンタ回路１３によって生成される
リードアドレスとをタイミング生成回路１５から与えら
れるアドレスセレクト信号によりメモリ１１に与えるア
ドレスを切り換える回路である。
【００２７】パラレル／シリアル変換回路１７はメモリ
１１から出力される４ビットパラレルデータを装置内ク
ロックの立ち上がりのタイミングでシリアル出力する回
路である。
１１から出力される４ビットパラレルデータを装置内ク
ロックの立ち上がりのタイミングでシリアル出力する回
路である。
【００２８】また、回線側クロック（１．５Ｍｃｋ）の
１フレーム中の有効データは１９２ビットであり、装置
内クロック（２Ｍｃｋ）の１フレームは２５６ビットで
あるが、装置内フレームの有効データは２５６ビットの
内の１９２ビットのみである。
１フレーム中の有効データは１９２ビットであり、装置
内クロック（２Ｍｃｋ）の１フレームは２５６ビットで
あるが、装置内フレームの有効データは２５６ビットの
内の１９２ビットのみである。
【００２９】このため、エラスティックストアの読出し
側であるパラレル／シリアル変換回路１７によって各フ
レーム内の１９２ビット以降のデータは“１”にマスク
し、固定データとして出力させている。
側であるパラレル／シリアル変換回路１７によって各フ
レーム内の１９２ビット以降のデータは“１”にマスク
し、固定データとして出力させている。
【００３０】次に、図１におけるシリアル／パラレル変
換回路の動作について図３を併用して説明する。
換回路の動作について図３を併用して説明する。
【００３１】図３（ａ）は図１におけるシリアル／パラ
レル変換回路の一例のブロック図、（ｂ）は同図（ａ）
の動作を説明するための各信号およびデータのタイミン
グ図である。
レル変換回路の一例のブロック図、（ｂ）は同図（ａ）
の動作を説明するための各信号およびデータのタイミン
グ図である。
【００３２】シリアル／パラレル変換回路１６は、図３
（ａ）に示すようにシリアル／パラレル変換レジスタ３
１とバッファレジスタ３２とから構成されている。
（ａ）に示すようにシリアル／パラレル変換レジスタ３
１とバッファレジスタ３２とから構成されている。
【００３３】シリアル／パラレル変換レジスタ３１は回
線側クロック（１．５Ｍｃｋ）の立ち上がりのタイミン
グで入力されるシリアルデータを回線側クロックの立ち
下がりのタイミングで取り込み、４ビット単位のパラレ
ルデータに変換するレジスタである。
線側クロック（１．５Ｍｃｋ）の立ち上がりのタイミン
グで入力されるシリアルデータを回線側クロックの立ち
下がりのタイミングで取り込み、４ビット単位のパラレ
ルデータに変換するレジスタである。
【００３４】バッファレジスタ３２はこのパラレルデー
タをライトアドレスカウンタ１２の２の２乗の重みのビ
ットの立ち上がりのタイミングで取り込み、４ビット単
位のパラレルデータをメモリ１１のデータイン端子ＤＩ
に与えるレジスタである。
タをライトアドレスカウンタ１２の２の２乗の重みのビ
ットの立ち上がりのタイミングで取り込み、４ビット単
位のパラレルデータをメモリ１１のデータイン端子ＤＩ
に与えるレジスタである。
【００３５】このバッファレジスタ３２から出力される
パラレルデータがシリアル／パラレル変換回路１６から
の出力データとなり、回線側クロック（１．５Ｍｃｋ）
の４クロックごとに更新される。
パラレルデータがシリアル／パラレル変換回路１６から
の出力データとなり、回線側クロック（１．５Ｍｃｋ）
の４クロックごとに更新される。
【００３６】次に、図１におけるメモリサイクルについ
て図２を併用して説明する。
て図２を併用して説明する。
【００３７】図２は図１におけるメモリサイクルを説明
するための各信号およびデータのタイミング図である。
するための各信号およびデータのタイミング図である。
【００３８】メモリ１１のメモリリード・ライトサイク
ル（２Ｍｃｋの４クロック分）は、図２に示すようにラ
イト・ライト・リードの順序で２回のライトと１回のリ
ードによる周期で構成される。
ル（２Ｍｃｋの４クロック分）は、図２に示すようにラ
イト・ライト・リードの順序で２回のライトと１回のリ
ードによる周期で構成される。
【００３９】また、タイミング生成回路１５から生成さ
れるアドレスセレクト信号により、アドレスセレクト回
路１４はメモリリード・ライトサイクル（２Ｍｃｋの４
クロック分）の１周期の間に、ライトアドレス・ライト
アドレス・リードアドレスの順序でメモリ１１へアドレ
ス情報を出力する。
れるアドレスセレクト信号により、アドレスセレクト回
路１４はメモリリード・ライトサイクル（２Ｍｃｋの４
クロック分）の１周期の間に、ライトアドレス・ライト
アドレス・リードアドレスの順序でメモリ１１へアドレ
ス情報を出力する。
【００４０】メモリ１１からデータを読み出すときは、
リードアドレスカウンタ回路１３によって生成されたリ
ードアドレスとタイミング生成回路１５によって生成さ
れたリードイネーブル信号とが共に装置内クロック（２
Ｍｃｋ）に同期しているため、メモリ１１の読出しタイ
ミングは図２に示すように装置内クロックに同期してい
る。
リードアドレスカウンタ回路１３によって生成されたリ
ードアドレスとタイミング生成回路１５によって生成さ
れたリードイネーブル信号とが共に装置内クロック（２
Ｍｃｋ）に同期しているため、メモリ１１の読出しタイ
ミングは図２に示すように装置内クロックに同期してい
る。
【００４１】メモリ１１へデータを書き込むときは、エ
ラスティックストアへの入力データのクロックは回線ク
ロック（１．５Ｍｃｋ）であり、メモリ１１のライトサ
イクルとは非同期の関係である。
ラスティックストアへの入力データのクロックは回線ク
ロック（１．５Ｍｃｋ）であり、メモリ１１のライトサ
イクルとは非同期の関係である。
【００４２】このため、本実施例では、シリアル／パラ
レル変換回路１６の出力が確定している期間中に１回の
正常なライトサイクルを保証するために、タイミング生
成回路１５は少なくともこの期間に最低１回を超えるラ
イトサイクルを作成する必要がある。
レル変換回路１６の出力が確定している期間中に１回の
正常なライトサイクルを保証するために、タイミング生
成回路１５は少なくともこの期間に最低１回を超えるラ
イトサイクルを作成する必要がある。
【００４３】図２を参照すると、１．５Ｍ側４ビット相
当の時間は２Ｍ側５．３ビット相当の時間であり、最悪
２回のライトサイクルが１．５Ｍ側４ビット相当の時間
に割り当てられる。
当の時間は２Ｍ側５．３ビット相当の時間であり、最悪
２回のライトサイクルが１．５Ｍ側４ビット相当の時間
に割り当てられる。
【００４４】また、タイミング生成回路１５により各周
期ごとに生成されるライトイネーブル信号はシリアル／
パラレル変換回路１６から与えられる４ビットパラレル
データの変化点とは重ならないように生成されてメモリ
１１に与えられ、メモリ１１への書込みはシリアル／パ
ラレル変換回路１６の出力が安定している区間で行うこ
とができる。これによってデータ速度変換機能が実現可
能となる。
期ごとに生成されるライトイネーブル信号はシリアル／
パラレル変換回路１６から与えられる４ビットパラレル
データの変化点とは重ならないように生成されてメモリ
１１に与えられ、メモリ１１への書込みはシリアル／パ
ラレル変換回路１６の出力が安定している区間で行うこ
とができる。これによってデータ速度変換機能が実現可
能となる。
【００４５】一般に装置内フレーム位置と回線側フレー
ム位相は独立の関係である。本実施例では、ライトアド
レスカウンタの値とリードアドレスカウンタの値との間
に特定の関係を成立させる必要はなく、有効データのみ
に着目すれば、１フレーム当たり１９２ビットのデータ
を入力し、これに相当する時間で１９２ビットのデータ
を出力することができる。
ム位相は独立の関係である。本実施例では、ライトアド
レスカウンタの値とリードアドレスカウンタの値との間
に特定の関係を成立させる必要はなく、有効データのみ
に着目すれば、１フレーム当たり１９２ビットのデータ
を入力し、これに相当する時間で１９２ビットのデータ
を出力することができる。
【００４６】また、装置内フレーム位相と回線側フレー
ム位相との位相差は任意の位相差が許される。これによ
って、フレーム位相アライン機能が実現可能となる。
ム位相との位相差は任意の位相差が許される。これによ
って、フレーム位相アライン機能が実現可能となる。
【００４７】
【発明の効果】以上説明したように本発明は、１つのメ
モリと、回線クロックを分周してメモリへのライトアド
レスを生成するライトアドレス生成手段と、回線クロッ
クの周波数とは異なる周波数を有する装置内クロックを
分周してメモリへのリードアドレスを生成するリードア
ドレス生成手段と、ライトアドレス生成手段からのライ
トアドレスとリードアドレス生成手段からのリードアド
レスとを切り換えてメモリに与えるアドレスセレクト手
段と、メモリへのライトイネーブル信号とリードイネー
ブル信号との生成およびアドレスセレクト手段へのアド
レスセレクト信号の生成を行うタイミング生成手段と、
メモリへのライトデータをシリアル／パラレル変換する
シリアル／パラレル変換手段と、メモリからのリードデ
ータをパラレル／シリアル変換するパラレル／シリアル
変換手段とを備えることにより、エラスティックストア
に求められるフレーム位相アライン機能とデータ速度変
換機能の２つの機能を１つのメモリにより実現するとと
もに、メモリのライトアドレスカウンタは回線側クロッ
クによるフレームカウンタを基に構成し、リードアドレ
スカウンタは装置内クロックによるフレームカウンタを
基に構成しているため、回路規模を縮小することができ
るという効果を有する。
モリと、回線クロックを分周してメモリへのライトアド
レスを生成するライトアドレス生成手段と、回線クロッ
クの周波数とは異なる周波数を有する装置内クロックを
分周してメモリへのリードアドレスを生成するリードア
ドレス生成手段と、ライトアドレス生成手段からのライ
トアドレスとリードアドレス生成手段からのリードアド
レスとを切り換えてメモリに与えるアドレスセレクト手
段と、メモリへのライトイネーブル信号とリードイネー
ブル信号との生成およびアドレスセレクト手段へのアド
レスセレクト信号の生成を行うタイミング生成手段と、
メモリへのライトデータをシリアル／パラレル変換する
シリアル／パラレル変換手段と、メモリからのリードデ
ータをパラレル／シリアル変換するパラレル／シリアル
変換手段とを備えることにより、エラスティックストア
に求められるフレーム位相アライン機能とデータ速度変
換機能の２つの機能を１つのメモリにより実現するとと
もに、メモリのライトアドレスカウンタは回線側クロッ
クによるフレームカウンタを基に構成し、リードアドレ
スカウンタは装置内クロックによるフレームカウンタを
基に構成しているため、回路規模を縮小することができ
るという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１におけるメモリサイクルを説明するための
各信号およびデータのタイミング図である。
各信号およびデータのタイミング図である。
【図３】（ａ）は図１におけるシリアル／パラレル変換
回路の一例のブロック図、（ｂ）は同図（ａ）の動作を
説明するための各信号およびデータのタイミング図であ
る。
回路の一例のブロック図、（ｂ）は同図（ａ）の動作を
説明するための各信号およびデータのタイミング図であ
る。
【図４】従来のデータ速度変換回路の一例のブロック図
である。
である。
１１ メモリ １２ ライトアドレスカウンタ回路 １３ リードアドレスカウンタ回路 １４ アドレスセレクタ回路 １５ タイミング生成回路 １６ シリアル／パラレル変換回路 １７ パラレル／シリアル変換回路 ３１ シリアル／パラレル変換レジスタ ３２ バッファレジスタ ４１ エラスティックストア ４２ 分周回路 ４３ 遅延回路 ４４ ＰＬＬ回路
Claims (3)
- 【請求項１】 １つのメモリと、回線クロックを分周し
て前記メモリへのライトアドレスを生成するライトアド
レス生成手段と、前記回線クロックの周波数とは異なる
周波数を有する装置内クロックを分周して前記メモリへ
のリードアドレスを生成するリードアドレス生成手段
と、前記ライトアドレス生成手段からのライトアドレス
と前記リードアドレス生成手段からのリードアドレスと
を切り換えて前記メモリに与えるアドレスセレクト手段
と、前記メモリへのライトイネーブル信号とリードイネ
ーブル信号との生成および前記アドレスセレクト手段へ
のアドレスセレクト信号の生成を行うタイミング生成手
段と、前記メモリへのライトデータをシリアル／パラレ
ル変換するシリアル／パラレル変換手段と、前記メモリ
からのリードデータをパラレル／シリアル変換するパラ
レル／シリアル変換手段とを備えることを特徴とするエ
ラスティックストア。 - 【請求項２】 前記ライトアドレス生成手段は回線フレ
ーム同期のためのフレームカウンタであることを特徴と
する請求項１記載のエラスティックストア。 - 【請求項３】 前記リードアドレス生成手段は装置内フ
レーム生成のためのフレームカウンタであることを特徴
とする請求項１記載のエラスティックストア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227629A JPH0897729A (ja) | 1994-09-22 | 1994-09-22 | エラスティックストア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227629A JPH0897729A (ja) | 1994-09-22 | 1994-09-22 | エラスティックストア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897729A true JPH0897729A (ja) | 1996-04-12 |
Family
ID=16863913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227629A Pending JPH0897729A (ja) | 1994-09-22 | 1994-09-22 | エラスティックストア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897729A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179835A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | エラスティック・ストア方式 |
| JPH03201842A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | バッファ装置 |
-
1994
- 1994-09-22 JP JP6227629A patent/JPH0897729A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179835A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | エラスティック・ストア方式 |
| JPH03201842A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | バッファ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |