JP3006000B2 - 非同期エラーパルス多重化回路 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ディジタル多重無線システムにおける現用回線と予備
回線を切り替える切り替え装置内のエラーパルスモニタ
回路に係り、特に非同期パルス多重化回路に関し、 現用回線と予備回線のデータ位相比較時のエラーパル
ス出力を、小型の回路でシステム単位にまとめて短時間
に出力できる非同期パルス多重化回路を提供することを
目的とし、 複数のキャリアのデータに含まれるエラーパルスを出
力する非同期エラーパルス多重化回路であって、所定の
キャリアのクロックパルスを入力してｎ分周して出力す
るｎ分周回路と、それぞれのキャリア毎に、フレームパ
ルスを入力して、フレームパルスに続くエラーパルスの
挿入を示す所定数ビットのデータを出力する第１の記憶
回路と、エラーパルスと該ｎ分周回路の出力のｎ分周パ
ルスを入力し、第１の記憶回路がエラーパルスの挿入を
示すデータを出力する時にはエラーパルスを出力し、そ
れ以外の時にはｎ分周パルスを出力する選択回路と、第
１の記憶回路の出力を入力して記憶し、選択回路の出力
をトリガパルスとして入力し、トリガパルスのタイミン
グにより記憶したデータを順次出力する第２の記憶回路
とを設け、第２の記憶回路の出力とｎ分周回路の出力と
からキャリアに含まれるエラーパルスを抽出し、エラー
パルスの抽出を全てのキャリアについて求め、複数のキ
ャリアのエラーパルスを多重化して出力するように構成
する。

〔産業上の利用分野〕

本発明は、ディジタル多重無線システムにおける現用
回線と予備回線を切り替える切り替え装置内のエラーパ
ルスモニタ回路に係り、特に非同期パルス多重化回路の
改良に関するものである。

上記システムにおいて、運用中に現用回線から予備回
線にビットの欠落なしに切り替えを行う、いわゆる同期
切り替えを行う場合、現用回線と予備回線のデータを比
較してエラーパルスをカウントし出力する必要がある。
この際、マルチキャリア単位でそれぞれ出力されるエラ
ーパルス出力を、小型の回路でシステム単位にまとめて
短時間に出力できる非同期パルス多重化回路が要望され
ている。

〔従来の技術〕

第４図は従来例の回路の構成を示すブロック図であ
る。

第４図において、例えば＃１〜＃３のキャリア（マル
チキャリア）のデータから検出されたエラーパルスをそ
れぞれ、メモリ１−１〜１−３に書き込む。そして、書
き込み終了検知回路４において、＃１〜＃３のキャリア
のすべてのエラーパルスの書き込みを終了したことを検
知した後、読み出しクロック発生回路３の出力の読み出
しクロックをメモリ１−１〜１−３に加えてエラーパル
スを読み出す。上記メモリ１−１〜１−３の出力を論理
和回路（以下OR回路と称する）２に加え論理和を求めて
出力し、モニタ回路（図示しない）に転送する。

〔発明が解決しようとする課題〕

しかしながら上述の回路においては、第５図に示すよ
うに全キャリアのすべてのエラーパルスの書き込みの終
了を検知した後読み出すため、各キャリア（＃１〜＃
３）の位相が大きくずれている時には、全キャリアのエ
ラーパルスを保持して出力するまでの時間が大幅に遅れ
てしまうという問題点があった。

したがって本発明の目的は、現用回線と予備回線のデ
ータ位相比較時のエラーパルス出力を、小型の回路でシ
ステム単位にまとめて短時間に出力できる非同期パルス
多重化回路を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決され
る。

即ち第１図において、複数のキャリア（＃１〜＃ｎ）
のデータに含まれるエラーパルスを出力する非同期エラ
ーパルス多重化回路であって、110は所定のキャリアの
クロックパルスを入力してｎ分周して出力するｎ分周回
路である。

120はフレームパルスを入力して、フレームパルスに
続くエラーパルスの挿入を示す所定数ビットのデータを
出力する第１の記憶回路である。

140はエラーパルスとｎ分周回路の出力のｎ分周パル
スを入力し、第１の記憶回路がエラーパルスの挿入を示
すデータを出力する時にはエラーパルスを出力し、それ
以外の時にはｎ分周パルスを出力する選択回路である。

160は第１の記憶回路の出力を入力して記憶し、選択
回路の出力をトリガパルスとして入力し、トリガパルス
のタイミングにより記憶したデータを順次出力する第２
の記憶回路である。

上記120、140、160をそれぞれのキャリア毎に設け
る。

そして、第２の記憶回路の出力とｎ分周回路の出力と
からキャリアに含まれるエラーパルスを抽出し、エラー
パルスの抽出を全てのキャリア（＃１〜＃ｎ）について
求め、複数のキャリアのエラーパルスを多重化して出力
するように構成する。

〔作 用〕

第１図において、第１の記憶回路120においてフレー
ムパルスを入力して、フレームパルスに続くエラーパル
スの挿入を示す所定数ビットのデータを出力する。

次に、選択回路140においてエラーパルスとｎ分周回
路110の出力のｎ分周パルスを入力し、第１の記憶回路1
20の出力を制御信号として加え、第１の記憶回路120が
エラーパルスの挿入を示すデータを出力する時にはエラ
ーパルスを出力し、それ以外の時にはｎ分周パルスを出
力する。

第２の記憶回路160において、第１の記憶回路120の出
力を入力して記憶する。即ち、エラーパルスの挿入を示
す所定数ビットのデータを記憶する。（それ以後のビッ
トは記憶されない）。そして、選択回路140の出力をト
リガパルスとして入力し、トリガパルスのタイミングに
より記憶したデータを順次出力する。

この結果、エラーパルスの存在するｎ分周パルスの期
間だけ第２の記憶回路160からデータが出力される。こ
の第２の記憶回路160の出力データとｎ分周回路の出力
とからキャリアに含まれるエラーパルスを抽出する。

上記エラーパルスの抽出を全てのキャリア（＃１〜＃
ｎ）について求める。そしてｎ分周回路110の出力の各
ビットをそれぞれのキャリアに割り当てることにより、
複数のキャリアのエラーパルスを多重化して出力するこ
とができる。

この結果、エラーパルス出力が、マルチキャリア単位
で出力されていても、システム単位にまとめて出力する
ことが大規模な回路を用いずに実現することができる。

〔実施例〕

第２図は本発明の実施例の回路の構成を示すブロック
図である。

第３図は実施例の動作を説明するタイムチャートであ
る。

全図を通じて同一符号は同一対象物を示す。

第２図において、12は８ビットのシフトレジスタであ
り、例えば第３図に示すようなキャリア＃１のフレー
ムパルスを入力することにより、同図に示すように、
クロック選択回路（以下CLKSELと称する）14に制御信号
を、又、シフトレジスタ16にエラーパルスを出力するた
めのデータを出力する。

13は論理積回路（以下AND回路と称する）であり、第
３図に示すような＃１のキャリアのエラーパルスと同
図に示すような位相を反転したクロックを加え、同図
に示すようなクロック幅に変換されたエラーパルスを
出力する。

11は第３図に示す＃１のキャリアのクロックを入力
し、同図に示すように同クロックを３分周したパルス
を出力する３分周回路である。

この３分周回路11は、クロックパルスを３分周した３
分周パルスを３組生成し、これら３組の３分周パルスが
＃１、＃２、＃３のキャリア毎に、互いに重なることの
ないように位相を順次ずらせて出力する。したがって、
例えば、キャリアの数がｎ個の場合は、ｎ分周回路によ
りクロックパルスをｎ分周したｎ分周パルスをｎ組生成
し、ｎ組のｎ分周パルスを、互いに重なることのないよ
うに位相を順次ずらせて出力する。

CLK SEL14において、上記AND回路13及び３分周回路11
の出力を入力して、エラーパルス発生時にAND回路13か
らの入力を選択し、それ以外は３分周回路11からの入力
を選択して出力する。

シフトレジスタ16のＤ端子に、第３図に示すシフト
レジスタ12の出力を入力し一時記憶する。そして、第３
図に示すCLK SEL14の出力のパルスをクロック（CLK）
端子に加えることにより、フレームパルス入力から８ビ
ット間のエラーパルスの発生時には、エラーパルスの立
ち上がりをクロックとして使用することにより、シフト
レジスタ12から入力して記憶したデータを順次出力側に
シフトする。そして、フレームパルス入力から８ビット
以外の区間において、CLK SEL14から出力する３分周パ
ルスをトリガパルスとして、シフトレジスタ16から第３
図に示すように、３分周パルスの周期でエラーパルス
を出力する。

15はAND回路であり、３分周回路11の出力及び＃１の
クロックパルスを反転したパルスを入力して、第３図
に示すように３分周パルスをクロック幅に変換して出力
する。そして、AND回路15及びシフトレジスタ16の出力
をAND回路17に加えることにより、第３図に示すよう
に両者の論理積としてのキャリア＃１のエラーパルスが
出力される。

キャリア＃２、＃３のエラーパルスについても上述と
同様の回路構成により求め、出力することができる（第
３図、参照）。これら出力をOR回路18に加え論理和
を求めることにより、マルチキャリア（＃１〜＃３）単
位で出力されたエラーパルスをシステム単位に多重化し
て、OR回路18から出力する（第３図参照）。

上述したように、３分周回路11は、３組の３分周パル
スが＃１、＃２、＃３のキャリア毎に互いに重ならない
ように位相を順次ずらせて出力するので、各キャリアに
対応するシフトレジスタ16の出力の単なる論理和でも、
各キャリアのエラーパルスの位置は異なることとなり、
多重化が可能となる。

尚、上述の３分周回路11はキャリア＃１〜＃３の３個
使用したためであり、キャリアが＃１〜＃ｎのｎ個の場
合には、分周回路としてクロックパルスをｎ分周した回
路が使用される。

〔発明の効果〕

以上説明したように本発明によれば、ディジタル多重
無線システムにおける現用回線と予備回線のデータ位相
比較時のエラーパルス出力が、マルチキャリア単位で出
力されていても、システム単位にまとめて短時間に出力
することが大規模な回路を用いずに実現することができ
る。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路の構成を示すブロック
図、 第３図は実施例の動作を説明するタイムチャート、 第４図は従来例の回路の構成を示すブロック図、 第５図は従来例におけるエラーパルスの出力の様子を示
す図である。 図において 110はｎ分周回路、 120は第１の記憶回路、 140は選択回路、 160は第２の記憶回路 を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 1/22 H04L 1/00 H04B 1/74

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のキャリア（＃１〜＃ｎ）のデータに
   含まれ、データの誤りを示すエラーパルスを出力する非
   同期エラーパルス多重化回路であって、 所定のキャリアのクロックパルスを入力してｎ分周し、
   該複数のキャリア毎に互いに重なることのないように位
   相をずらせたｎ組のｎ分周信号を出力するｎ分周回路
   （110）と、 それぞれのキャリア毎に、 該検出したエラーパルスの先頭を示すフレームパルスを
   入力して、該フレームパルスに続くエラーパルスの出力
   する範囲を示す所定数ビットからなるデータを出力する
   第１の記憶回路（120）と、 該エラーパルスと該ｎ分周回路の出力のｎ分周パルスを
   入力し、該第１の記憶回路が該エラーパルスの出力する
   範囲を示すデータを出力する時には該エラーパルスを出
   力し、それ以外の時にはｎ分周パルスを出力する選択回
   路（140）と、 該第１の記憶回路が該エラーパルスの出力する範囲を示
   すデータを出力する時は、該第１の記憶回路の出力を入
   力して、該選択回路から出力するエラーパルスをトリガ
   パルスとして順次記憶し、それ以外の時はｎ分周パルス
   をトリガパルスとして、該記憶したデータを順次出力す
   る第２の記憶回路（160）とを設け、 該第２の記憶回路の出力と該ｎ分周回路の該キャリアに
   対応するタイミングの出力とから、該キャリアに含まれ
   るエラーパルスを抽出し、 該エラーパルスの抽出を全てのキャリア（＃１〜＃ｎ）
   について求め、該複数のキャリアのエラーパルスを多重
   化して出力するようにしたことを特徴とする非同期エラ
   ーパルス多重化回路。